JP3722307B2 - 半導体集積回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、メモリ回路と論理回路を同一の半導体チップ上に集積した半導体集積回路において、高速でかつメモリ容量やデータ入出力線数の変更が容易なメモリマクロを実現するための技術に関するものである。
【０００２】
【従来の技術】
近年、LSIの高集積化が進み、1cm角程度の半導体チップ上に大容量のメモリと大規模な論理回路や演算回路を集積することが可能となりつつある。このようなチップでは、メモリのデータ入出力線（以下、I/O線という。）の本数を数百本以上とすることにより、メモリと論理回路や演算回路の間のデータ転送速度を１Ｇバイト／秒以上と非常に高速にすることができる。このため、メモリとの間で高速のデータ転送が必要な画像処理用途などで期待が集まっている。
【０００３】
上記用途に適用可能な従来技術としては、例えば、Toshio Sunaga, et al., "DRAM Macros for ASIC Chips," IEEE JOURNAL OF SOLID-STATE CIRCUIT, VOL. 30, NO. 9, SEPTEMBER 1995に記載されたメモリマクロの例がある。従来技術によれば、メモリマクロ１個の容量は２５６Ｋビット〜１Ｍビットで、そこから８〜１６本のI/O線を出している。
【０００４】
【発明が解決しようとする課題】
前記メモリマクロを用いて画像処理用のLSIを構成する場合を本発明者等が検討を行った。例えば、メモリマクロの容量を２５６Ｋビット、I/O線数を８本、LSIで必要なI/O線数を５１２本とすると、メモリマクロは６４個必要になる。このときの容量は１６Ｍビットになる。
【０００５】
画像処理の分野で２次元のデータを処理する場合、例えば、ぼやけた画像を復元する場合や、文字や特定のパターンを認識する場合は、上記ほどのメモリ容量は必要としないが、高速性を要求される。この場合、速度だけを考慮するなら従来のメモリマクロを多数配置して並列動作させればよいが、それではメモリ容量が大きくなり過ぎチップサイズが大きくなってしまう。
【０００６】
一方、３次元データを処理する場合は、多量のデータを高速に処理する必要がある。この場合には、上記のようにメモリマクロを多数並列動作させることで対応できる。しかし、家庭用か工業用かといった用途の違いやデータの種類によってはさらに多くのI/O線を必要としたり、さらに多くの容量を必要としたりする場合がある。
【０００７】
以上のように、同じ画像処理の分野でも必要なデータ転送速度やメモリ容量がチップの用途やデータの種類によって様々なので、従来のメモリマクロではその度にメモリマクロを再設計する必要があるという問題がある。また、メモリマクロの中に動作に必要なすべての回路が入っているため多数のマクロを配置すると回路のオーバーヘッドが大きくなるという問題もある。
【０００８】
以上のように従来のメモリマクロでは、メモリマクロの数を増やすことでI/O線の本数を増やしていたので、I/O線の本数とメモリ容量を自由に設定できないという問題がある。またメモリマクロの中に動作に必要なすべての回路が入っているため多数のメモリマクロを配置すると回路のオーバーヘッドが大きくなるという問題もある。
【０００９】
本発明が解決しようとする課題は、メモリマクロを小容量から大容量まで自由に容量を可変にすることである。また、本発明が解決しようとする別の課題は、メモリマクロと論理回路モジュールとの間のデータ転送速度を高速にすることである。さらに、本発明が解決しようとする別の課題は、メモリマクロ内の回路のオーバーヘッドが少ないメモリマクロを実現することである。またさらに、本発明が解決しようとする別の課題は、ASIC(Application Specific Integrated Circuit)設計に適したメモリマクロ実現することにある。
【００１０】
本発明の前記並びにその他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、バンクモジュール（BANK：第１モジュール）のメモリセルアレイ中にビット線方向に伸びる多数のI/O線（グローバルビット線（GBL））を配置する。メモリマクロ（MMACRO）をアンプモジュール（AMP：第２モジュール）、バンクモジュール（BANK）、電源モジュール（PS：第３モジュール）等の機能モジュールの組み合わせで構成する。バンクモジュールを複数用いる。各モジュールを隣接して配置するだけで接続される構成とする。さらに上記アンプモジュール内にそれらをバイト単位で活性化、非活性化できるような回路を設ける。複数のバンクモジュールのうちの１つのモジュールをＲＯＭモジュールとする。
【００１３】
メモリマクロのワード線（W）とカラム選択線（YSi）は同方向に延ばす。メモリアレイの１辺のワードドライバ（ＷＤ）とカラムデコーダ（YD）を配置する。センスアンプ（SA）はメモリアレイの両辺に配置する。
【００１４】
【発明の実施の形態】
本発明の実施の形態に係るメモリマクロを順次項目に従って説明する。
【００１５】
１．メモリマクロの構成及びメモリマクロの応用例
図１にはメモリマクロMMACROの構成とメモリマクロMMACROの画像処理LSIへの適用例が示される。図１に示される半導体集積回路SICは、論理回路ブロックLOGICとメモリマクロMMACROとを１個の単結晶シリコンの半導体基板上に形成し、樹脂封止（プラスチックパッケージに封止）される。図１に示されるモジュールや回路の配置及び配線は半導体チップ上の配置（レイアウト）と概ね対応している。
【００１６】
１．１ メモリマクロの構成
メモリマクロMMACROの特長は、それぞれ機能の異なる複数の種類のモジュールの組み合わせで構成されていることである。メモリマクロMMACROは、バンクモジュールBANK(BANK-0〜BANK-n)、アンプモジュールAMP、電源モジュールPSの３種類のモジュールから構成される。
【００１７】
バンクモジュールBANKは、複数のサブメモリセルアレイSUBARY (SUBARY-00〜SUBARY-i7)と、バンク制御回路BNKCNT-1と、バンク制御回路BNKCNT-2とからなる。
【００１８】
サブメモリセルアレイSUBARYは、複数対のビット線B、/Bと、複数本のワード線W（図１では図面の大きさの関係で１本のみが示されている。）と、複数のメモリセル（図１では丸印により表示）と、メモリセルの読み出し前にビット線の電位を予め所定のレベルにするビット線プリチャージ回路PSと、メモリセルからの信号を増幅するセンスアンプSAと、複数対のビット線B、/Bのうちの１対を選択するＹ選択回路（YスイッチY-SW）と、選択されたビット線B、/BをアンプモジュールAMPと接続するグローバルビット線GBL、/GBLとからなる。なお、サブメモリセルアレイSUBARYは、バンクモジュールBANK内のI/O線の分割単位である。なお、複数対のビット線B、/Bと、複数本のワード線Wと、複数のメモリセルとからなるものを通常はメモリセルアレイと呼ばれるので、本願においては必要に応じて使い分ける。
【００１９】
バンク制御回路BNKCNT-1は、ワード線Wを選択するＸデコーダ（ローデコーダ）XDとビット線B、／Bを選択するＹデコーダ（カラムデコーダ）YDなどを含む。バンク制御回路BNKCNT-1は、後述のバンクアドレスや制御信号を受けてビット線プリチャージ、ワード線選択、センスアンプ起動等の一連のメモリセルの読み出し動作に必要な信号を自動的に発生する。ＸデコーダXDにより１本のワード線Wが選択され、それと交差する（ｎ×８×ｉ）対（図１では図面の大きさの関係で、ｎ＝２の場合が示されているが、本実施の形態ではｎ＝８である。）ビット線B、／Bのうち（８×ｉ）対がさらにＹデコーダYDの出力信号YSiにより選択される。選択されたビット線B、/Bは、ビット線B、/Bと平行に配置されるグローバルビット線GBL、/GBLを通じてアンプモジュールAMPとデータの授受を行う。
【００２０】
バンク制御回路BNKCNT-2は、センスアンプ制御信号があるレベルに到達したことを検出するセンサ群を含む。
【００２１】
アンプモジュールAMPは、制御信号やアドレス信号等をクロック信号と同期してバンクモジュールBANKに供給する主制御回路MAINCNTと、上記バンクモジュール群(BANK-0BANK0n) へのデータの読み書きを制御するバイト制御回路BYTCNTとで構成される。メモリマクロMMACRO外からの（８×ｉ）本データ入出力線DQ(DQ00, .., DQ07, .., DQi7, .., DQi7)はここを通じてメモリセルに入力される。ここで、バイト制御信号BEiは、データ入出力線DQをバイト単位で開閉する信号である。
【００２２】
電源モジュールPSは、バンクモジュールBANKに供給されるワード線駆動回路WDに必要なワード線電圧VCH（＞電源電圧VCC）を発生するVCH発生回路VCHG、ビット線プリチャージに必要な電圧HVC（電源電圧VCC／２）を発生するビット線プリチャージ電圧発生回路HVCG、アレイ内基板電圧（バックバイアス電圧）VBB（＜電源電圧VSS（グランド電位））を発生するアレイ内基板電圧発生回路VBBG等の各種電圧を発生するモジュールである。なお、低消費電流化や素子の信頼性向上のために動作電圧を外部電圧より低くしたい場合には、電源モジュールPSに降圧回路を組み込めばよい。
【００２３】
バンクモジュールBANKに必要な制御信号及びアドレス信号は、各バンクモジュールBANKに共通になるようにしてあり、バンクモジュールBANKの下辺にビット線方向にバス状に置かれている。従って、これらの制御信号及びアドレス信号はバンクモジュールBANKに含めることもできる。すなわち、各バンクモジュールBANKは、制御信号及びアドレス信号を含めて同一のセル構造にすることができる。
【００２４】
但し、ロー(row)系バンクアドレスRiとカラム(column)系バンクアドレスCiは、各バンクモジュールBANKに固有な信号であるため、バンクモジュールBANKの数だけ必要である。従って、ロー系バンクアドレスRiとカラム系バンクアドレスCiの配線を含めて各バンクモジュールBANKを同一のセルにするためには、簡単な方法としてはロー系バンクアドレスRiとカラム系バンクアドレスCiの配線を図１のメモリマクロMMACROの下辺或いは上辺から入力する。
【００２５】
一方、 論理回路ブロックLOGICとのインタフェースを容易にするためには、メモリマクロMMACROへの制御信号、アドレス信号、データ入出力線ＤＱの全ての信号線を、セルの１辺（図１では左辺）に集中するのがよい。従って、図１のメモリマクロMMACROの左辺からロー系バンクアドレスRiとカラム系バンクアドレスCiの配線を入力するには、図１６の（ａ）に示されるように配線をレイアウトする。なお、配線も含めて同一セルにする必要が無い場合は、図１６の（ｂ）に示されるように配線をレイアウトする。
【００２６】
また、バンクモジュールBANKとアンプモジュールAMPと電源モジュールPSの各モジュールのセルの高さは同一であり、グローバルビット線GBL、/GBL、電源線等が同一ピッチで配置されている。
【００２７】
これによって、バンクモジュールBANKをシステムで必要な容量に合わせてビット線方向に必要な数だけ並べて、さらに上記のアンプモジュールAMP、電源モジュールPSの各モジュールをその左右に配置するだけで、所望のメモリマクロモジュールが完成できる。
【００２８】
本発明の実施の形態のバンクモジュールBANKは２５６本のワード線（Xアドレスが８本）、１ワード線に（８×８×ｉ）対のビット線が交差し、Ｙデコーダで１／８（Yアドレスが３本）に選択され、（８×ｉ）対のグローバルビット線が入出力する。例えばｉ＝１６にすると、１個のバンクモジュールBANKは２５６K（K=1024）ビットの容量で１２８ビット幅でデータが入出力する。すなわち、２５６Kビット単位の大きさで容量が可変なメモリマクロモジュールが得られる。
【００２９】
例えば、４個のバンクモジュールで１Ｍ（M=1048576）ビットのメモリマクロが、８個のバンクモジュールで２Ｍビットのメモリマクロが得られる。つまり、従来の汎用ダイナミックRAM(DRAM)の２５６Ｋビット、１Ｍビット、４Ｍビット、１６Ｍビット等のように４倍ずつ容量が増加するのではなく、アプリケーションに必要だけの容量のメモリマクロが得られる。
【００３０】
１．２ メモリマクロの動作モード
メモリマクロMMACROの外部信号と動作モードの関係が図２に示される。メモリマクロMMACROは、クロック信号CLKに同期してデータの入出力、アドレスの入力及び制御信号の入力が行われる。ここでAiはアドレス信号でありＸデコーダXDに入力されるＸアドレスAXijとYデコーダYD入力されるＹアドレスAYiを含む。従来の汎用DRAMのようにアドレス信号はＸ系とＹ系とでマルチプレクスされていない。
【００３１】
バンクモジュルBANKを選択するロー系バンクアドレスRiとカラム系バンクアドレスCiは、バンクモジュール数が可変なため、デコードせず々のバンクモジュールBANKに固有の信号となっている。同一バンクモジュールBANK内におけるロー系、カラム系のコマンド信号の区別は、それぞれロー系バンクアドレスRiとカラム系バンクアドレスCiで行っている。制御信号としてCR、CC、RW、ACの４つがある。DQijは入出力用のI/O信号である。バイト制御信号BEiは、データ入出力線をバイトごとに独立に制御する信号で、これにより並列に読み書きするデータの量を１バイトから最大ｉバイトまでの範囲でバイト単位で増減できる。
【００３２】
バンクモジュールBANKの活性(Bank Active)、閉鎖(Bank Close)は、クロック信号CLKの立ち上がりエッジでCR、ACとアドレス信号Aiを取り込むことにより行う。CR＝"H" (High level)、AC＝"H"で活性、CR＝"H"、AC＝"L"(Low level) で閉鎖となる。このとき、取り込むアドレス信号Aiはロー系のみでロー系バンクアドレスRiでバンクモジュールBANKの選択、アドレス信号Aiでワード線Wの選択を行う。図２のS0がバンクモジュールBANKの閉鎖状態を示している。S1はバンクモジュールBANKの活性状態を示している。また、S2は読み出し又は書き込み状態を示している。
【００３３】
なお、図２に示されるLA2は、バンクモジュールBANKの活性コマンド入力から読み出し又は書き込みコマンドが入力可能なクロック数を示す。LAは、活性化されている同一バンクモジュールBANKでXアドレスを変更してから読み出し又は書き込みコマンドが入力可能なクロック数を示す。LRは、読み出し又は書き込みコマンド入力からバンクモジュールBANKの閉鎖コマンド入力可能クロック数を示す。
【００３４】
図２の下部に示されるのはカラム系の制御信号と動作モードの関係である。こちらはクロック信号CLKの立ち上がりエッジでCC、BEi、RWとカラム系アドレス信号(上記アドレス信号Aiの残りとカラム系バンクアドレスCi)を取り込み、読み出し／書き込みを制御する。本実施の形態において読み出しコマンドを受けてからデータが出力されるまでのクロック数すなわちレイテンシ(Read latency)は２、書き込みコマンドを受けてから書き込みデータを入力するまでのレイテンシ(Write latency)は１である。これより、カラム系の制御信号は連続した読み出し、連続した書き込み、或いは書き込みから読み出し移る際にはNop状態を経由せずノンウエイトで入力できるが、読み出しから書き込みに移る際には一度Nop状態にする必要がある。なお、レイテンシについては上記のものが最適である訳では無く、システムの構成に応じて適当に変更することができる。
【００３５】
１．３ センスアンプとビット線プリチャージ回路
図３にバンクモジュールBANKの１対のビット線に対応する部分のセンスアンプSAとプリチャージ回路PCの回路例を示す。Q1、Q2、Q3、Q4、Q7、Q8、Q9及びQ10はNチャネルMOS(N-MOS)トランジスタである。Q5とQ6はPチャネルMOS (P-MOS)トランジスタである。本例では、メモリセルとして、１トランジスタ(Q1)、１キャパシタ(MC)からなるダイナミックメモリセルを用いている。これに伴いビット線プリチャージ回路PCとCMOSクロスカップル型ダイナミックセンスアンプSAを使用している。ビット線プリチャージ回路PCは、ビット線プリチャージ信号FPCがハイレベルになるとビット線B、／Bを電圧HVCでプリチャージする。 CMOSクロスカップル型ダイナミックセンスアンプSAは、Pチャネルセンスアンプ共通駆動線CSPがハイレベルでNチャネルセンスアンプ共通駆動線CSNがローレベルの場合動作する。読み出し／書き込み動作は、通常の汎用DRAMと同じである。
【００３６】
１．４ バンク制御回路
図４には図１に示された実施の形態のバンク制御回路BNKCNT-1の動作波形が示される。バンク制御回路BNKCNT-1の特長は、ロー系バンクアドレスRiと制御信号CR, ACを受けてビット線プリチャージ、ワード線選択、センスアンプ起動等の一連のメモリセルの読み出し動作に必要な信号を自動的に発生することである。すなわち、イベント・ドリブン型で制御が行われている。以下に動作を説明する。
【００３７】
まず、CR="H"、AC="L"、Ri="H"のバンクモジュールBANKの閉鎖の場合を考える。CR="H"、AC="L"の状態でクロック信号CLKが立ち上がると主制御回路MAINCNT内でバンク閉鎖フラグDCS が立ち上がる。バンク閉鎖フラグDCSは各バンクモジュールBANKに入力される。このときロー系バンクアドレスRi="H"としたバンクモジュールBANKの中でロー系バンク選択信号iRiが立ち上がる。ロー系バンク選択信号iRiとバンク閉鎖フラグDCSの論理積はセット／リセットフリップフロップRS-1のセット端子Sに入力されているのでロー系バンクアドレスRi="H"となっているバンクモジュールBANKのセット／リセットフリップフロップRS-1の出力STiが"H"となる。
【００３８】
一方上記の論理積の結果はもう一つのセット／リセットフリップフロップRS-2のリセット端子に論理和回路を通して入力されているので、その出力WLPiは"L"となる。WLPiが"L"となることによってまずバンク制御回路BNKCNT-1内のXデコーダXDの出力とYデコーダYDのゲート信号YGが"L"となり、続いてワードドライバWD出力が"L"となりメモリセルをビット線B、／Bから切り離す。
【００３９】
次にNチャネルセンスアンプ起動信号FSAが"L"、 Pチャネルセンスアンプ起動信号FSABが"H"となりセンスアンプSAは動作を停止する。ここで、ダミーワード線DWLはワード線Wと同じ遅延時間を持つ遅延素子で、これによりセンスアンプSAをワード線Wのレベルが十分に低くなってから停止させることができる。これはセンスアンプSAが停止することによりビット線B、／Bの信号レベルが低下し、メモリセルへの再書き込みレベルが低下するのを防ぐためである。
【００４０】
続いてバンクモジュールBANK上部のバンク制御回路BNKCNT-2に設けたレベルセンス回路がＮチャネルセンスアンプ起動信号FSAの"L"を検出して出力REが"L"になる。この信号はバンクモジュールBANKの下部のバンク制御回路BNKCNT-1内のプリチャージ信号発生回路XPCに入力されその出力のビット線プリチャージ信号FPCが"H"になる。ビット線プリチャージ信号FPCはビット線B、/Bに設けられたプリチャージ回路PCに入力されビット線B、/Bはプリチャージ状態になる。ここまでの一連の状態をS0と名付ける。
【００４１】
次に、状態S0からCR="H"、AC="H"、Ri="H"のバンクモジュールBANKの活性に移る場合を考える。CR="H"、AC="H"の状態でクロック信号CLKが立ち上がると主制御回路MAINCNT内でバンク活性化フラグDCA が立ち上がる。バンク活性化フラグDCAは各バンクモジュールBANKに入力される。このときロー系バンクアドレスRi="H"としたバンクモジュールBANKの中でロー系バンク選択信号iRiが立ち上がる。ロー系バンク選択信号iRiとバンク活性化フラグDCAの論理積はセット／リセットフリップフロップRS-1のリセット端子Rに入力されているのでロー系バンクアドレスRi="H"となっているバンクモジュールBANKのセット／リセットフリップフロップRS-1の出力STiが"L"となる。
【００４２】
ロー系バンク選択信号iRiとバンク活性化フラグDCAの論理積は同時にXアドレスラッチ回路XLTに入力され、その"H"の期間にXアドレスAXijを取込み"L"でラッチする。STiはプリチャージ信号発生回路XPCに入力され、その出力のビット線プリチャージ信号FPCを"L"にする。ビット線プリチャージ信号FPCは、ビット線B、/Bのプリチャージを解除しながらバンク制御回路BNKCNT-2内のレベルセンス回路に到達する。このレベルがある一定値以下になったらその出力PCSENは、"H"になる。この信号PCSENはバンク制御回路BNKCNT-1内のワンショットパルス発生回路ONESHOTによって数ナノ秒の幅の狭いパルスに変換された後、セット／リセットフリップフロップRS-2のS入力端子に入力される。その結果出力WLPiは"H"となる。WLPiが"H"となることによってまずXアドレスAXijで選択されたXデコーダXDの出力が"H"となり、続いてそれに接続されたワードドライバWD出力が"H"となりメモリセルをビット線B、／Bと接続する。
【００４３】
次にNチャネルセンスアンプ起動信号FSAが"H"、 Pチャネルセンスアンプ起動信号FSABが"L"となりセンスアンプSAが動作を開始する。ダミーワード線DWLによりセンスアンプSAをワード線Wのレベルが十分に高くなりビット線B、／Bに信号が十分に出てから動作させることができる。これはセンスアンプSAが信号が小さい内に動作し誤動作するのを防ぐためである。続いてバンクモジュールBANK上部のバンク制御回路BNKCNT-2に設けたレベルセンス回路がＮチャネルセンスアンプ起動信号FSAのN-MOSトランジスタ側の共通駆動線の"L"を検出して出力REが"H"になる。信号REはバンクモジュールBANKの下部バンク制御回路BNKCNT-1内の論理積回路でWLPiと論理積をとられその出力YGが"H"になる。このYGはYデコーダ回路YDを使用可能にする。ここまでの一連の状態をS1と名付ける。
【００４４】
次に、状態S1からCR="H"、AC="H"、Ri="H"のバンクモジュールBANKの活性に移る場合を考える。CR="H"、AC="H"の状態でクロック信号CLKが立ち上がると主制御回路MAINCNT内でバンク活性化フラグDCA が立ち上がる。バンク活性化フラグDCAは各バンクモジュールBANKに入力される。このときロー系バンクアドレスRi="H"としたバンクモジュールBANKの中でロー系バンク選択信号iRiが立ち上がる。ロー系バンク選択信号iRiとバンク活性化フラグDCAの論理積はセット／リセットフリップフロップRS-1のリセット端子Rに入力されるが前のサイクルでSTiが既に"L"となっているのでSTiは変化しない。ロー系バンク選択信号iRiとバンク活性化フラグDCAの論理積は同時にXアドレスラッチ回路XLTに入力され、その"H"の期間にXアドレスAXijを取込み"L"でラッチする。
【００４５】
また上記論理積回路出力は、論理和回路を介してRS-2のR端子に入力され、WLPiを"L"にする。WLPiが"L"になることによって、S0と同様な順番でワード線W、Ｎチャネルセンスアンプ起動信号FSAの電圧が"L"になりREが"L"になる。REが"L"になるとプリチャージ信号発生回路XPC内のワンショットパルス発生回路ONESHOTから幅十数ナノ秒程度のパルスが出る。このパルスはプリチャージ信号発生回路XPCのドライブ回路に入力され、その幅のままでビット線プリチャージ信号FPCに出力される。この信号は、ビット線B、/Bのプリチャージを行いながらバンク制御回路BNKCNT-2内のレベルセンス回路に到達する。このレベルがある一定値以下になったらその出力PCSENは、"H"になる。この信号はバンク制御回路BNKCNT-1内のワンショットパルス発生回路ONESHOTで幅の狭いパルスに変換された後、セット／リセットフリップフロップRS-2のS入力端子に入力される。その結果出力WLPiは"H"となる。WLPiが"H"となることによってまずXアドレスAXijで選択されたXデコーダXDの出力が"H"となり、続いてそれに接続されたワードドライバWD出力が"H"となりメモリセルをビット線B、/Bと接続する。
【００４６】
次にNチャネルセンスアンプ起動信号FSAが"H"、 Pチャネルセンスアンプ起動信号FSABが"L"となりセンスアンプSAが動作を開始する。この後の動作は上記のS1と同じである。以上の動作の後、バンクモジュールBANKは読み出し及び書き込みが可能な状態となるが、この状態をS2と名付ける。
【００４７】
１．５ バイト制御回路
次にカラム系の動作について説明する。図５にはバイト制御回路BYTCNTの一例が示される。図１のアンプモジュールAMPの中にこのバイト制御回路BYTCNTがｉ個入る。
【００４８】
図５において、WA-0〜WA-7は書き込み回路、RA-0〜RA-7は読み出し回路（メインアンプ）である。バイト制御回路BYTCNT内には、このように８個の書き込み回路WAと読み出し回路RAが配置されている。ここで、DQ-i0から入力された書き込みデータはバッファとして機能するインバータI1、I2およびスイッチSW1を介してグローバルビット線GBL-i0 、/GBL-i0に伝達される。グローバルビット線GBL-i0 、/GBL-0iは、図１に示すように各バンクモジュールBANK内の分割された入出力線IO、IOBと接続されているのでそこへ伝達され、YスイッチY-SWを介してビット線B、／Bへさらにメモリセルへと伝達される。ここで、スイッチSW1は読み出し時にグローバルビット線GBL-i0 、/GBL-0iをハイ・インピーダンスの状態にするために付いている。これは信号WAiにより制御される。
【００４９】
メモリセルから読み出されたデータは、各バンクモジュールBANK内の入出力線IO、IOBからグローバルビット線GBL-i0 、/GBL-i0 、スイッチSW2を通してMOSトランジスタQA4〜QA8からなるメインアンプへ伝達される。ここでメインアンプはドレイン入力型のダイナミックアンプでグローバルビット線GBL-i0 、/GBL-0iから信号を読み出す前にその入力ノードはVCCにプリチャージされている。信号が伝達されるとその２つの入力端子間に電圧差が現れ、信号MAiによりメインアンプを活性化し、その差を増幅する。ここでスイッチSW2はメインアンプの動作直前までグローバルビット線GBL-i 、/GBL-i とメインアンプを接続し、動作時には切り離す。これはメインアンプの増幅時に負荷容量を軽くし高速動作を可能とするためである。スイッチSW2は信号MAGiにより制御される。メインアンプで増幅された信号は、次段のN1とN2から成るラッチ回路に入力され、さらにバッファアンプTI1を介して端子DQ-i0に出力される。
【００５０】
信号DOEiはTI1出力のハイ・インピーダンス、ロー・インピーダンスを切り替える。書き込み時にはTI1出力はハイ・インピーダンスにされる。P-MOSトランジスタQA1〜QA3はグローバルビット線GBL-i 、/GBL-i のプリチャージ回路、 P-MOSトランジスタQA9〜QA10はメインアンプのプリチャージ回路を構成している。それぞれIOEQiB、MAEQiBにより制御される。また、上記制御信号はいずれも読み出し／書き込み制御回路ブロックRWCNT内で外部信号CC、BEi、RW、CLKにより作られる。ここで読み出し書き込み制御回路ブロックRWCNTRはバイト制御回路BYTCNTごとに設けられている。
【００５１】
図６には上記カラム系信号のタイミングチャートが示される。クロック信号CLKの立ち上がりで、読み出しコマンド(CC="H", RW="H"）及びバイト制御信号(BEi="H")が入力され、上記で説明した制御信号が図６に示されるように切り替わる。そして、DOEi="H"の期間にデータがメモリマクロMMACROの外に読み出される。"Byte dis."はBEi="L"であり、該DQ-I0〜DQ-i7は非選択のバイトであることを示している。
【００５２】
１．６ 主制御回路
図７には主制御回路MAINCNTの一例が示される。主制御回路MAINCNTでは、メモリマクロMMACROの外部から入力される制御信号CR、AC、CC、クロック信号CLK、アドレス信号Aiから、NAND回路やインバータ、D型フリップフロップ等の標準的な論理回路を組み合わせて、図１に示されたバンク閉鎖フラグDCS（図７ではその反転信号/DCS）、バンク活性化フラグDCA（図７ではその反転信号/DCA）、カラムアドレスイネーブル信号YP、ローアドレス信号（Ｘアドレス信号）AXij、カラムアドレス信号（Ｙアドレス信号）AYi等の信号が作られている。
【００５３】
ここで、回路RSTCKTは、後述するバンク制御回路BNKCNTの電源投入時のリセット信号RSTを発生する回路で、電源投入時にワンショットのパルスを発生する。この回路RSTCKTの特長は、電源電圧が高速に立ち上がったときでもインバータIV1の入力端子の電圧が高速に立ち上がるように電源線とその端子の間にコンデンサを設けたことである。以下に動作を説明する。
まず電源電圧VCCが立ち上がるとN-MOSトランジスタQV3のゲート、ドレイン電圧が上昇する。この電圧がN-MOSトランジスタQV3、QV5のしきい電圧以下のときは、 N-MOSトランジスタQV3、QV5には電流が流れないのでインバータIV1の入力端子の電圧は電源電圧と同じ電圧で上昇する。次にN-MOSトランジスタQV3のゲート、ドレイン電圧がそのしきい電圧を越えるとN-MOSトランジスタQV3、QV5には電流が流れインバータIV1の入力端子の電圧は下がる。これにより、電源投入時にワンショットパルスを発生させることができる。ここでインバータIV1の入力端子の電圧が下がり始めるVCCの値は、大雑把にはQV2とQV3のしきい電圧で決定されVCC=VT(QV2)+VT(QV3)で表される。また、この値はP-MOSトランジスタQV4とN-MOSトランジスタQV5、 N-MOSトランジスタQV3とP-MOSトランジスタQV1、又はN-MOSトランジスタQV3とQV5のW/L比を変えることでさらに細かく調整できる。ここで、電源線とその端子の間にコンデンサQV6が接続されているがこれは、電源電圧が高速に立ち上がったときにインバータIV1の入力端子に付く容量によりその電圧の立上りが遅れインバータIV1の論理しきい値を越える前にQV5に電流が流れそのノードがインバータIV1の論理しきい値を越えなくなる現象を防ぐためである。以上のように本回路によれば電源が高速に立ち上がっても低速でも確実にパルスを発生することが出来る。
【００５４】
１．７ 読み出し／書き込み制御回路ブロック
図８には読み出し／書き込み制御回路ブロックRWCNTの一例が示される。ここでは、主制御回路MAINCNTと同様、メモリマクロMMACROの外部から入力される制御信号RW、CC、クロック信号CLK、バイト制御信号BEiから、NAND回路やインバータ、D型フリップフロップ等の標準的な論理回路を組み合わせて、図５に示されるMAEQiB、WAi、MAi、DOEi（図８ではその反転信号DOEiB）、MAGi（図８ではその反転信号MAGiB）等の信号を作っている。D1、D2、D3は遅延回路である。なお同図下部に示したCLK1B、CLK2B、CLK3B発生回路は読み出し／書き込み制御回路ブロックRWCNTごとに入れてもよいし、主制御回路ブロックMAINCNTに１個だけ入れてもよい。
【００５５】
１．８ メモリセルアレイの他の例
図９には、バンクモジュールBＡＮＫ内のメモリセルアレイMCA部の他の例が示される。本例の特徴は、ビット線１対ごとにセンスアンプSA及びビット線プリチャージ回路PCをメモリセルアレイMCAの左右に分けて配置したことである。これによってセンスアンプSAのレイアウトピッチが緩和されるのでセンスアンプSAのビット線方向の長さが短くなり、本発明のように多数のカラムセレクト信号YSiをワード線方向に通過させる方式には特に有効になる。すなわち、センスアンプSAのビット線方向の長さが短くなることによりその部分の寄生容量が小さくなり、メモリセルからの信号をより大きくできる。
【００５６】
１．９ バンク制御回路ブロック
図１０にはバンク制御回路ブロックBNKCNT-1の一例が示される。特に図９に示されるセンスアンプ交互配置のメモリセルアレイに適合している。上記読み出し／書き込み制御回路ブロックRWCNT同様、NAND回路やインバータ、D型フリップフロップ等の標準的な論理回路を組み合わせて、図１に示されるワード線W、ビット線プリチャージ信号FPC、カラムアドレスセレクト信号YSi、Ｎチャネルセンスアンプ起動信号FSA、 Ｐチャネルセンスアンプ起動信号FSAB等の信号を作っている。ここで(R)、(L)はそれぞれ右側のセンスアンプSAと左側のセンスアンプSAのための信号である。前述のパワーオンリセット回路の出力RSTは、WLPi、STi発生回路に入力されパワーオン時にそれらの出力をそれぞれS0状態と同じ"L"、"H"にする。これによりメモリセルアレイは、プリチャージ状態となり、センスアンプSAが動作することによるパワーオン電流の増加を押さえることができる。
【００５７】
図１０の下部は、バンク制御回路ブロックBNKCNT-2の一例である。ここで、PCSはビット線プリチャージ信号FPCのレベルセンサ、SASはセンスアンプSAのN-MOSトランジスタ側の共通駆動線のレベルセンサである。これらはそれぞれ、プリチャージの終了と信号増幅の終了点を検出するためのものである。本例の特徴は、入力信号が十分に下がりきる点を検出するためにそれらの信号を受けるCMOS論理回路の論理しきい値をN-MOSトランジスタのしきい電圧付近にまで下げていることである。これによりセンスアンプSAやメモリセルのしきい電圧がばらついてもある程度補償できるようになる。なお、このレベルセンサとして差動アンプを用いてもよい。この場合は、そのセンスレベルとなる基準電圧をN-MOSのしきい電圧よりばらつき分だけ低く設定しておけば、上記の論理しきい値方式と同様そのばらつきによる誤動作を防止できる。
【００５８】
１．１０ 論理回路ブロック
図１に示される論理回路ブロックLOGICは、画像データの演算処理、画像メモリ（メモリマクロMMACRO）への描画、画像メモリから表示装置への読み出し等の機能の処理を行う。また、論理回路ブロックLOGICは、メモリマクロMMACROにアドレス信号Ai、ロー系バンクアドレスRi、カラム系バンクアドレスCi、データ入出力線DQ-i0〜DQ-i7、制御信号CC、AC、CR、RW、バイト制御信号BEi、クロック信号CLK等を供給する。さらに、論理回路ブロックLOGICは、メモリマクロMMACROにリフレッシュ動作の指示及びリフレッシュアドレスを前記制御線、アドレス信号等を用いて与える。
【００５９】
また、半導体集積回路SICの外部へのインタフェースも論理回路ブロックLOGICが行う。外部には中央処理装置CPUや表示装置等が接続され、図１のI/O、Control signalによって、データやコマンドのやり取りが行われる。
【００６０】
２．メモリ・論理混載LSIへの第２の適用例
図１１には、メモリ・論理混載LSIへのもう一つの適用例が示される。本例の特徴は、本発明によるメモリマクロMMACROを４個搭載し、メモリマクロMMACROから出力されるすべてのデータを並列に論理回路ブロックLOGIC-1、LOGIC-2で処理していることである。これによりデータ転送および処理速度はメモリマクロMMACRO１個のみの場合の４倍にできる。また、マクロの数を増やすことによりさらにデータ処理速度を向上させることができる。ここで論理回路ブロックLOGIC-3は論理回路ブロックLOGIC-1、LOGIC-2での演算結果をチップ外部の素子に取り込みやすいデータ形式に加工したり、逆にチップ外部からのデータを演算しやすい形式に加工する機能を持つ。このように複数個のメモリマクロMMACROからのデータを並列に処理する方式は、３次元グラフィックスのような多量のデータを高速に処理する必要がある用途に特に有効である。
【００６１】
また、本例のように同一容量のメモリマクロMMACROだけでなく、用途に応じて異なる容量のメモリマクロMMACROを用いても良い。例えば、マイクロプロセッサと共に用いる場合、メモリマクロMMACROのバンクモジュールBANKを１〜２個にしてさらにアンプモジュールAMPを高速タイプに変更して、キャッシュメモリとして使用することもできる。また、バンクモジュールBANKの数をもっと増やして低速か中速のアンプモジュールAMPを組み合わせメインメモリとして使用することもできる。ここで、メインアンプを低速か中速にするのはアンプの占有面積を小さくするためである。このように、本発明によればメモリマクロはモジュール方式なので自由にメモリ容量やアンプの能力を変更できる。
【００６２】
３．メモリ・論理混載LSIへの第３の適用例
図１２には内部のデータバス幅が小さい場合の適用例が示される。同図でデータ入出力線DQiはバイトごとに共通に結線されている。このため１つのメモリマクロMMACROからでる入出力線の数は８本のみである。データの切り替えは選択回路SELECTORからでるバイト制御信号BEiで行われる。このような結線を行うことにより、通常の８〜３２ビットの１チップマイコンの内蔵メモリとしても本メモリマクロMMACROを使用することができる。
【００６３】
４．ＲＯＭバンクモジュール
図１３にはメモリマクロMMACROのバンクモジュールBANKの一部をROM (Read Only Memory)モジュールで置き換えた例が示される。この例の利点は、１チップマイコンの内蔵メモリとして用いた場合、ROMとRAMの制御回路（主制御回路MAINCNTを含むアンプモジュールAMP等）を共通化できるのでチップ面積を低減できることである。また、画像処理プロセッサやDSP(Digital Signal Processor)に内蔵した場合、例えば積和演算の係数をROMに入れておけばRAMとROMがすぐそばにあるので高速にデータを読み出し演算することができる。
【００６４】
図１４には本メモリマクロMMACROに適用するために適したROMモジュールのメモリアレイRMCAの回路例が示される。本例の特徴は、グローバルビット線の数とピッチをRAMモジュール（図１、図３、図９等に示されバンクモジュールBANK）と合わせるためにRAMモジュールと同じサイズのDRAMのメモリセルを一部変更してROMセルとして使用していることである。ROMセルとして用いるためには、例えばたメモリセルの絶縁膜を形成したあとに書き込むデータに合わせてその絶縁膜を除去するマスクを追加すればよい。これにより、絶縁膜を除去したセル(同図のMC1)はメモリセルの共通電極とショート状態になり除去しなかったセル(同図のMC2)は絶縁性を保つことで情報が書き込まれたことになる。
【００６５】
ROMモジュールの動作を図１４、１５を用いて説明する。まずビット線プリチャージ信号FPCを"H"にすることでN-MOSトランジスタQR3、QR4、QR5、QR7がオンしビット線Bおよびセンスアンプの入力端子N1、N2がVCCの電圧になる。次にビット線プリチャージ信号FPCを"L"にしてワード線（本例ではW1）と転送信号SCを"H"（VCC以上）にする。そうするとN-MOSトランジスタQR1、QR6、QR8がオンするからN1のノードはHVCの電圧にまで下がり、N2のノードは3/4VCCの電圧にまで下がる。この電圧差をPチャネルセンスアンプ共通駆動線CSPを"H"、Nチャネルセンスアンプ共通駆動線CSNを"L"にすることによりセンスアンプ(QR9〜QR12)を動作させ増幅する。このままではN-MOSトランジスタQR1を通して電流が流れ続けるから転送信号SCを"L"にしてN-MOSトランジスタQR6、QR8をオフする。こうして、N1はVSSの電圧にN2はVCCの電圧になる。すなわち情報"0"が読み出される。ここでもし、W1のかわりにW2を立ち上げればN2のノードは3/4VCCの電圧と変わらないがN1のノードはメモリセルに電流が流れないためVCCの電圧になり電位関係は先程と逆転し今度はN1がVCCの電圧、N2がVSSの電圧になる。すなわち情報"1"が読み出される。ここで、YSiを"H"にすれば入出力線IO、IOBを介してグローバルビット線GBL、/GBLに信号が現れることになる。なおワード線を"L"にするタイミングは、SCを"L"にした時点からプリチャージを開始するまでの間ならどこでもよい。
【００６６】
以上のように本例によれば、RAMと同じメモリセルパターンをROMとして使用できるので、グローバルビット線の数とピッチをRAMモジュールのそれに簡単に合わせることができる。なお、ここでは、例としてDRAMセルの絶縁膜を除去する方式について記載したが、別の方法たとえばメモリセルの蓄積電極を除去するといった方法でもよい。また、グローバルビット線のピッチさえ他のバンクモジュールBANKと同じにできれば従来のROMセルを用いても良い。
【００６７】
ここでは、ROMとは、予め情報をチップ製造工程で書き込んでしまうプログラム固定のマスクROMでのことで、電源を切っても記憶情報が保持される不揮発性メモリである。また、RAMとは、データを随時書き換え、保持し、読み出すことができるメモリで、電源を切ると記憶情報が保持できない揮発性メモリである。
【００６８】
以上ここまでは、RAMのメモリセルを図３に示されるDRAMセルとして説明してきたが、これはSRAMセルを用いてもなんら差し支えない。また、この場合ROMバンクモジュールのROMセルは、そのSRAMセルの一部を変更して作ればよい。
【００６９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００７０】
メモリマクロをアンプモジュール、バンクモジュール、電源等の機能モジュールの組み合わせで構成する。バンクモジュール内に独立して動作するロウ系回路とビット線方向に伸びる多数のI/O線を配置する。そのI/O線が各モジュールを隣接して配置するだけで接続される構成する。さらに上記アンプモジュール内でそれらをバイト単位で活性化、非活性化できるような回路を設ける構成とする。これにより、多数のI/O線を待ったままメモリセルアレーのモジュール数を増減できるので、データ転送速度の高速性を維持したまま、小容量から大容量まで自由に容量を可変できる。さらにアンプモジュール内でI/O線をバイト単位で活性化、非活性化できるので、メモリマクロ外部へ出るI/O線数をバイト単位で増減できる。また、電源、アンプは共用できるのでオーバーヘッドが少ない。
【図面の簡単な説明】
【図１】本発明のメモリマクロの構成と画像処理LSIへの適用例を示す図。
【図２】本発明のメモリマクロの外部信号と動作モードの関係を示す図。
【図３】本発明のセンスアンプとプリチャージ回路の例を示す図。
【図４】本発明のバンク制御回路動作タイミングを示す図。
【図５】本発明のバイト制御回路の一例を示す図。
【図６】本発明の書き込み、読み出しタイミングを示す図。
【図７】本発明の主制御回路の一例を示す図。
【図８】本発明の読み出し書き込み制御回路の一例を示す図。
【図９】本発明のバンクモジュールの第２の例を示す図。
【図１０】本発明のバンク制御回路の一例を示す図。
【図１１】本発明のメモリ・論理混載LSIへの第２の適用例を示す図。
【図１２】本発明のメモリ・論理混載LSIへの第３の適用例を示す図。
【図１３】本発明のメモリマクロの第２の構成例を示す図。
【図１４】本発明のROM-BANKモジュールの構成例を示す図。
【図１５】本発明のROM-BANKモジュールの動作波形を示す図。
【図１６】本発明のバンクアドレスの配線レイアウト例を示す図。
【符号の説明】
MMACRO…メモリマクロ
LOGIC…論理回路ブロック
AMP…アンプモジュール
BANK…バンクモジュール
PS…電源モジュール
MAINCNT…主制御回路ブロック
BYTCNT…バイトコントロールブロック
BNKCNT-1…下部バンクコントロールブロック
BNKCNT-2…上部バンクコントロールブロック
MCA…メモリセルアレー
SUBARY…サブメモリセルアレー（バンクモジュール内I/O線の分割単位）
SA…センスアンプ
PC…プリチャージ回路
MC1、MC2…メモリセル
WD…ワードドライバ
XD…Ｘデコーダ
YD…Ｙデコーダ
DWL…ダミーワード線
ONESHOT…ワンショットパルス発生回路
RS-1、RS-2…セット／リセットフリップフロップ
D-FF…遅延フリップフロップ（Ｄフリップフロップ）
XLT…Ｘアドレスラッチ回路
YLT…Ｙアドレスラッチ回路
XPC…プリチャージ信号発生回路
VCHG…VCH発生回路
VBBG…アレイ内基板電圧発生回路
HVCG…ビット線プリチャージ電圧発生回路
D1、D2、D3、D5、D15…遅延回路
Qi、QAi、QRi…ＭＯＳトランジスタ
VCC…電源電圧
VCH…ワード線電圧
VSS…電源電圧（グランド電位）
VBB…電源電圧
HVC…電源電圧の半分の電圧
B、/B…ビット線
GBLij、/GBLij…グローバルビット線
I/O…サブメモリセルアレイブロック内の入出力線
YSi…カラムアドレスセレクト信号
FPC…ビット線プリチャージ信号
FSA…Ｎチャネルセンスアンプ起動信号
FSAB…Ｎチャネルセンスアンプ起動信号
W、W1、W2…ワード線
CSP…Ｐチャネルセンスアンプ共通駆動線
CSN…Ｎチャネルセンスアンプ共通駆動線
DQ-ij…メモリマクロのデータ入出力線
BEi…バイト制御信号
CLK…クロック信号
DCA…バンク活性化フラグ
DCS…バンク閉鎖フラグ
YP…カラムアドレスイネーブル信号
AXij…ローアドレス信号（Ｘアドレス信号）
AYi…カラムアドレス信号（Ｙアドレス信号）
Ri…ロー系バンクアドレス
Ci…カラム系バンクアドレス
RST…パワーオン時リセット信号。

Claims (18)

1. 複数の第１モジュールと、第２モジュールと、第３モジュールと、論理回路ブロックとが単一の半導体基板に形成された半導体集積回路において、
   前記複数の第１モジュールの夫々は、
   複数のビット線と、複数のワード線と、前記複数のビット線と前記複数のワード線の交点に設けられた複数のメモリセルとを有するメモリアレイと、
   前記複数のビット線の信号を増幅するために、前記複数のビット線の夫々に接続される複数のセンスアンプと、
   前記複数のワード線を選択的に駆動するための複数のワードドライバと、
   Ｙスイッチを介して前記複数のビット線に共通に接続されるデータ入出力線と、
   前記データ入出力線と接続され、前記メモリアレイ上を前記ビット線と同一方向に伸びるグローバルビット線と、
   前記Ｙスイッチを制御することにより、前記複数のビット線の中から所定数のビット線を選択して前記グローバルビット線に接続するためのカラム選択信号を出力するカラムデコーダとを含み、
   前記第２モジュールは、
   前記グローバルビット線を伝達する前記複数のメモリセルからの信号を増幅するためのアンプと、前記グローバルビット線を介して前記複数のメモリセルへデータを書き込むための書き込み回路とを含み、
   前記第３モジュールは、
   前記複数の第１モジュールと前記第２モジュールで使用する電圧を発生するための回路を含み、
   前複数の第１モジュールは、互いに近接して一列に並ぶように配置され、互いに前記グローバルビット線により接続され、
   前記複数の第１モジュールが並べられた列の一端に前記第２モジュールが配置され、
   前記論理回路ブロックは前記第２モジュールとデータのやりとりを行うことを特徴とする半導体集積回路。
2. 請求項１において、
   前記複数の第１モジュールの夫々は、同時に活性化されないことを特徴とする半導体集積回路。
3. 請求項１又は２において、
   前記第２モジュールは、バイト単位でデータの入出力を制御できることを特徴とする半導体集積回路。
4. 請求項１から３の何れか一つにおいて、
   前記複数のメモリセルは、ダイナミックメモリセルであることを特徴とする半導体集積回路。
5. 請求項１から３の何れか一つにおいて、
   前記複数の第１モジュールのうち少なくとも１つのモジュールに含まれる複数のメモリセルは、ＲＯＭセルであり、その他の前記複数の第１モジュールに含まれる複数のメモリセルは、ＲＡＭセルであることを特徴とする半導体集積回路。
6. 請求項５において、
   前記ＲＯＭセルは、前記ＲＡＭセルと同一のプロセスにデータを書き込むプロセスを追加することにより作成されるものであることを特徴とする半導体集積回路。
7. 請求項１から６の何れか一つにおいて、
   前記複数のワード線と前記カラム選択信号を伝達するためのカラム選択信号線は、同じ方向に延びることを特徴とする半導体集積回路。
8. 請求項１から７の何れか一つにおいて、
   前記カラムデコーダと前記複数のワードドライバは、前記メモリアレイの一辺に沿って配置されることを特徴とする半導体集積回路。
9. 請求項１から８の何れか一つにおいて、
   前記半導体集積回路は、ＡＳＩＣであることを特徴とする半導体集積回路。
10. 請求項１から９の何れか一つにおいて、
    前記複数の第１モジュールは、前記第２モジュールと前記第３モジュールの間に配置されることを特徴とする半導体集積回路。
11. 複数の第１モジュールと、第２モジュールと、第３モジュールと、前記複数の第１モジュールから出力されるデータを処理する論理回路ブロックとが単一の半導体基板に形成された半導体集積回路において、
    前記複数の第１モジュールの各々は、
    複数のビット線と、複数のワード線と、前記複数のビット線と前記複数のワード線の交点に設けられた複数のメモリセルとを有するメモリアレイと、
    前記複数のビット線の夫々に接続される複数のＹスイッチと、
    第１方向に延びる複数のグローバルビット線と、
    前記複数のワード線に接続されるローデコーダと前記複数のＹスイッチの制御ノードに接続されるカラムデコーダとを含む制御回路と、
    前記第１方向に延び、前記制御回路に接続される複数のアドレス信号線とを具備し、
    前記第２モジュールは、
    前記グローバルビット線を伝達する前記複数のメモリセルからの信号を増幅するためのアンプと、前記グローバルビット線を介して前記複数のメモリセルへデータを書き込むための書き込み回路とを含み、
    前記第３モジュールは、
    前記複数の第１モジュールと前記第２モジュールで使用する電圧を発生するための回路を含み、
    前記複数の第１モジュールは、前記第１方向に一列に配置され、
    前記複数のグローバルビット線の夫々は、前記複数のＹスイッチのうち対応する複数個のＹスイッチに共通にデータ入出力線を介して接続され、
    前記複数の第１モジュールの夫々に含まれる前記複数のグローバルビット線の夫々は、前記複数の第１モジュールのうち隣接して配置される第１モジュールに含まれる前記複数のグローバルビット線のうち対応するグローバルビット線に前記複数の第１モジュール上で接続され、
    前記複数の第１モジュールに含まれる前記複数のアドレス信号線の夫々は、前記複数の第１モジュールのうち隣接して配置された第１モジュールに含まれる前記複数のアドレス信号線のうち対応するアドレス信号線に前記複数の第１モジュール上で接続されることを特徴とする半導体集積回路。
12. 請求項１１において、
    前記複数の第１モジュールの夫々は、ロー系バンクアドレスを受けるための第１ノードと、カラム系バンクアドレスを受けるための第２ノードを更に有することを特徴とする半導体集積回路。
13. 請求項１１又は１２において、
    前記複数の第１モジュールの夫々は、前記第１方向に延び、前記制御回路に接続されるクロック信号線を更に有し、
    前記クロック信号線は、前記第１モジュール上で前記制御回路に接続されることを特徴とする半導体集積回路。
14. 請求項１１から１３の何れか一つにおいて、
    前記複数のメモリセルの夫々は、１つのトランジスタと１つのキャパシタとを有するＤＲＡＭセルであることを特徴とする半導体集積回路。
15. 請求項１１から１３の何れか一つにおいて、
    前記複数の第１モジュールの一つに含まれる複数のメモリセルの夫々は、ＳＲＡＭセル又はＲＯＭセルであり、
    他の前記複数の第１モジュールに含まれる複数のメモリセルの夫々は、一つのトランジスタと一つのキャパシタとを有するＤＲＡＭセルであることを特徴とする半導体集積回路。
16. 請求項１１から１５の何れか一つにおいて、
    前記半導体集積回路は、複数のメインアンプを含む第２モジュールを更に具備し、
    前記第２モジュールは、前記複数の第１モジュールの列の端に配置されたモジュールに隣接して配置されることを特徴とする半導体集積回路。
17. 請求項１１から１６の何れか一つにおいて、
    前記半導体集積回路は、電圧発生回路を有する第３モジュールを更に具備し、
    前記第３モジュールは、前記複数の第１モジュールの一つに隣接して配置され、
    前記複数の第１モジュールは、前記第１方向に伸びた複数の電源供給線を更に有し、
    前記複数の第１モジュールの夫々は、前記複数の第１モジュール上で接続され、
    前記複数の電源供給線の夫々は、対応する前記電圧発生回路に接続されることを特徴とする半導体集積回路。
18. 請求項１１から１７の何れか一つにおいて、
    前記カラムデコーダと前記複数のＹスイッチの制御ノードは、複数のカラム選択信号線を介して接続されることを特徴とする半導体集積回路。

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