JP2554640B2

JP2554640B2 - 半導体記憶装置

Info

Publication number: JP2554640B2
Application number: JP61277951A
Authority: JP
Inventors: 健二沼田; 重佳渡辺
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1986-11-21
Filing date: 1986-11-21
Publication date: 1996-11-13
Anticipated expiration: 2011-11-13
Also published as: JPS63131395A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、半導体記憶装置に係り、特にMOS技術とバ
イポーラ技術を併用した半導体記憶装置に関する。

（従来の技術） MOS型半導体記憶装置は、素子の微細化，高集積化が
著しい。大型コンピュータのように高速性が要求される
分野では現在、4Kあるいは16KのスタティックRAM（sRA
M）が多く用いられている。しかし、MOSトランジスタの
ゲート長が0.5μｍ程度まで微細化されると素子の信頼
性を確保するために外部電源を下げなければならず、こ
れまでのように微細化によるだけでは高速化は難しい。
そこでsRAMでは、MOSトランジスタより電流駆動能力の
大きいバイポーラトランジスタを導入することにより高
速化を図ることが行われている。ダイナミックRAM（dRA
M）においても同様に、バイポーラトランジスタの導入
による高速化が考えられている。

例えば、CMOS構成にバイポーラトランジスタを導入し
た回路はBICMOS回路と呼ばれている。この様なBICMOS回
路は、差動増幅器や負荷容量の大きいワード線駆動回路
やクロック回路の出力段等に用いられる。特に微小入力
信号の場合、CMOSに比べてバイポーラトランジスタの方
が10倍程度コンダクタンスが大きく、負荷容量の大きい
入出力線を非常に小さく振幅させるだけで差動増幅器を
高速に動作させることができる。

ところが、メモリセルアレイの周囲に連続配置される
センスアンプ列やワード線駆動回路（メモリセルアレイ
と共にコア回路と呼ばれる部分）にバイポーラトランジ
スタを導入するには、パターン面積や集積度の関係で大
きい問題がある。バイポーラトランジスタはMOSトラン
ジスタに比べて本質的に高集積化に向かず、パターン面
積が大きくなるからである。このことを以下に図面を参
照して説明する。

第12図はdRAMの全体構成を示すブロック図である。メ
モリセルアレイ11に対して、その縦方向セル配列に沿っ
てセンスアンプ列12,Yデコーダ13,カラム選択回路14が
配置され、横方向セル配置に沿ってＸデコーダ15および
ワード線駆動回路16が配置されている。17は入力回路で
あり、18は出力回路である。

第13図は、第12図の一つのセンスアンプSAとこれにつ
ながるビット線対BL,▲▼の部分を示している。MC
はメモリセル、DCはダミーセルを示し、WLはワード線、
DWLはダミーワード線を示している。メモリセルMCやダ
ミーセルDCはよく知られているように一個のMOSトラン
ジスタと一個のキャパシタにより構成されるが、最近は
dRAMの高集積化のために溝堀り型キャパシタ構造等を用
いて一つのメモリセルの面積はますます小さくなってい
る。しかし、センスアンプSAのピッチ幅ｌが大きい場合
には、コア回路ピッチはこのセンハアンプSAのピッチ幅
ｌで決り、従ってチップの縦方向長さＬもこのセンスア
ンプSAのピッチ幅ｌで規定されてしまい、如何にメモリ
セル寸法を小さくしてもチップサイズの縮小化につなが
らないし、高密度化もできない。ワード線駆動回路にバ
イポーラトランジスタを導入した場合にも同様の問題が
ある。

（発明が解決しようとする問題点）以上のようにセンスアンプやワード線駆動回路等のメ
モリセルアレイに連続して配置される回路部にバイポー
ラトランジスタを導入した場合には、MOSトランジスタ
を用いた場合に比べ大きい面積を必要とするために、メ
モリの高密度化，チップサイズの小型化を図ることがで
きない、という問題があった。

本発明は上記の点に鑑みなされたもので、バイポーラ
トランジスタを導入して高速動作化を図りながら高集積
化を可能とした半導体記憶装置を提供することを目的と
する。

［発明の構成］（問題点を解決するための手段）本発明は、メモリセルアレイの周囲に連続して配置さ
れるセンスアンプ列やワード線駆動回路等の回路を、選
択される行または列毎に独立に設けられた,MOSトランジ
スタのみからなる第１の回路と、複数行または複数列で
共用され，選択された行または列線と切換え回路を介し
て接続される,MOSトランジスタとバイポーラトランジス
タとからなる複数の第２の回路とから構成したことを特
徴とする。

特に第１の発明では、第１の回路がビット線対毎に設
けられたメインセンスアンプであり、第２の回路が複数
のビット線対で共用されるプリセンス用センスアンプで
あることを特徴とする。また第２の発明では、第１の回
路がワード線毎に設けられたデコーダ・ドライバであ
り、第２の回路が複数本のワード線対で共用されるデコ
ーダ・ドライバ出力段であることを特徴とする。

（作用）本発明では、高速動作可能なバイポーラトランジスタ
を含む第２の回路は複数のビット線対あるいは複数のワ
ード線で共用させて配置するため、コア回路ピッチをこ
の第２の回路のピッチより小さい例えばセルサイズで決
まる最小ピッチにすることができる。

具体的に本発明をセンスアンプ系に適用した場合につ
いていえば、第１の回路としてCMOS構成のメインセンス
用センスアンプを各ビット線対毎に設け、第２の回路と
してBICMOS構成のプリセンス用センスアンプを複数のビ
ット線対に一つの割合いで設ける。このようにすれば、
コア回路ピッチはBICMO回路によっては決まらず、セル
サイズで決まるピッチとすることが可能である。しか
も、面積の大きいBICMOS回路をビット線対毎に設ける場
合に比べてメモリチップサイズの増大を防止することが
できる。

本発明をワード線駆動回路側に適用すれば、一つのド
ライバ出力段（第２の回路）を複数のデコーダ・ドライ
バ回路（第１の回路）で共用するように構成することに
より、同様の作用が得られる。

（実施例）以下、本発明の実施例を説明する。

第１図はdRAMに適用した実施例のセンスアンプ部の構
成を示す。CMOSセンスアンプ1₁，1₂（第１の回路）は、
メインセンスおよび再書込み用として個々のビット線対
毎に設けられている。BICMOSセンスアンプ２（第２の回
路）は、二つのビット線対BL₁，▲▼とBL₂，▲
▼で共用されるプリセンス用である。BICMOSセンス
アンプ２と、二つのビット線対BL₁，▲▼とBL₂，
▲▼との間の切換えは、Ｘアドレスで決まる相補
的信号φ_ｘ，φ_ｘ′により制御されるトランスファゲー
トMOSトランジスタQ₁₁〜Q₁₄により行われる。CMOSセン
スアンプ1₁，1₂には、二つのビット線対のいずれが選択
されるかによって立上り速度が異なるクロックφ_２，φ
_２′が入力される。同様の構成が繰返し縦方向に配列形
成されてコア回路が構成される。

第２図はCMOSセンスアンプ1₁，1₂の具体的な構成例で
ある。このCMOSセンスアンプは、ｎチャネルMOSトラン
ジスタQ₂₁，Q₂₂およびｐチャネルMOSトランジスタQ₂₃，
Q₂₄からなるフリップフロップ、これらのフリップフロ
ップに相捕的にクロックを与えるためのインバータINV₁
および、ビット線対BL,▲▼間を短絡するためのｎ
チャネルMOSトランジスタQ₂₅〜Q₂₇により構成される。

第３図はBICMOSセンスアンプ２の具体的な構成例であ
る。このセンスアンプはバイポーラトランジスタT₁₁，T
₁₂，T₂₁，T₂₂と電流源用MOSトランジスタQ₃₂₇により構
成された差動アンプを主体としている。ドライバ・トラ
ンジスタT₁₂，T₂₂のコレクタはそれぞれ出力線O,に接
続されている。ドライバ・トランジスタT₁₂，T₂₂のベー
スは、それぞれ読出しクロックφ_Ｒにより制御されるMO
SトランジスタQ₃₁₄，Q₃₂₄およびカラム選択信号CSLによ
り制御されるMOSトランジスタQ₃₁₅，Q₃₂₅を介してビッ
ト線BL,▲▼に接続される、また書き込み用クロッ
クφ_ｗにより制御されMOSトランジスタQ₃₁₆，Q₃₂₆を介
して入力線I,に接続されている。ビット線BL,▲
▼とこのBICMOSセンスアンプの間に前述のように切換え
スイッチ回路が設けられ、このBICMOSセンスアンプが複
数対のビット線で共用されるようになっている。Q₃₁₂，
Q₃₁₃，Q₃₂₂，Q₃₂₃はトランジスタT₁₂，T₂₂のベースをプ
リチャージするためのMOSトランジスタである。

次にこの実施例による第１図のセンスアンプ部の動作
を、第４図を参照して説明する。ビット線は（1/2）V_cc
にプリチャージする方式の場合を例にとる。まずＸアド
レスで決まる相補的信号φ_ｘ，φ_ｘ′により選択ビット
線対をプリセンス用BICMOSセンスアンプ２に接続する。
例えば、信号φ_ｘが“H"レベル，φ_ｘ′が“L"レベルと
なることにより、ビット線対BL₁，▲▼が選択さ
れてこれがBICMOSセンスアンプ２に接続される。この後
選択ワード線WLおよびダミーワード線DWLを駆動してセ
ル情報をビット線対に読み出す。そしてクロックφ_１を
入力してBICMOSセンスアンプ２を活性化する。これによ
り、選択ビット線BL₁，▲▼の電位差はCMOSセン
スアンプで増幅可能な値まで増幅される。そして選択ビ
ット線BL₁，▲▼に接続されるCMOSセンスアンプ1
₁には高速に立上がるクロックφ_２が入り、これにより
選択ビット線BL₁，▲▼はI/O線に接続可能な状態
になる。非選択ビット線対BL₂，▲▼はセル情報
再書込みのため、ゆっくりした立上りのクロックφ_２′
により動作させる。このクロックφ_２′の動作は特にゆ
っくりであることが必須である訳ではないが、セル情報
量が小さい場合もCMOSセンスアンプで確実に再書込みを
行なうために有用であり、またビット線放電ピークをず
らし放電電流波形を鈍らせることにより自己発生ノイズ
を低減できる点でも有利である。この効果は本発明の構
成を採用することにより得られる。ビット線対BL₂，▲
▼か選ばれる場合はこのクロックφ_２，φ_２′の
関係を逆にする。

この実施例によれば、第１図から明らかなようにBICM
OSセンスアンプ２のピッチ内に二対のビット線の配設が
許され、メモリセルサイズの縮小によりdRAMの高集積化
が図られる。しかも大きい面積を要するBICMOSセンスア
ンプは二対のビット線に一つの割合いであるから、BICM
OSセンスアンプを用いることによるチップサイズの増大
を防止することができる。またCMOSセンスアンプのみの
場合に比べて、BICMOSセンスアンプを併用することによ
り、dRAMの高速動作が可能となっている。

第５図および第６図は、BICMOSセンスアンプの変形例
である。基本的な構成は第３図と同じであるが、第３図
と異なる点を説明すれば、第５図では、ビット線BL,▲
▼および入力線I,とトランジスタT₁₂，T₂₂のベー
スの間を直流的にカットするためにキャパシタD₁，D₂設
けている。第６図はやはりビット線BL,▲▼および
入力線I,とトランジスタT₁₂，T₂₂のベースとの間を直
流的にカットするために、カラム選択信号CSL,▲
▼により制御されるクロックドCMOSインバータを用いて
いる。

第７図は他の実施例のdRAMのセンスアンプ部の要部構
成を、第１図に対応させて示す。第１図と異なる点は二
つのCMOSセンスアンプ1₁，1₂を横方向即ちビット線方向
に並べて配置したことである。

このような構成は、メモリセルMCおよびダミーセルDC
が更に微細化してビット線対BL,▲▼を非常に狭い
間隔で配置できるようになり、CMOSセンスアンプのピッ
チがこのビット線対ピッチに収まらない場合に有効であ
る。即ちこの実施例によれば、CMOSセンスアンプのピッ
チによらず、このビット数対ピッチをメモリセル構造で
決まる値にまで狭く設定することができ、しかもビット
線対ピッチの２倍の範囲でCMOSセンスアンプを構成する
ことができるため、CMOSセンスアンプの配線が容易にな
る。

第８図は、本発明をdRAMのワード線駆動回路側に適用
した実施例の構成を示す。図の3₁〜3₄はワード線デコー
ダ・ドライバ（第１の回路）であり、それぞれ４本のワ
ード線WL₁〜WL₄に対応する。４はこれらデコーダ・ドラ
イバ3₁〜3₄で共用されるドライバ出力段（第２の回路）
である。出力段４は、Ｘアドレスで決定される信号φ_１
〜φ_４で制御されるMOSトランジスタQ₈₁〜Q₈₄により選
択された一本のワード線にのみ接続されるようになって
いる。

第９図は、デコーダ・ドライバ3₁〜3₄の具体的構成例
のCMOSドライバであり、第10図は、ドライバ出力段４の
具体的構成例のBICMOS回路である。これらの構成は知ら
れているものであり、詳細な説明は省略する。

第11図はこの実施例でのワード線選択の動作を示す波
形図である。Ｘアドレスにより信号φ_１が“H"レベルと
なり、他の信号φ_２〜φ_４が“L"レベルの時、４本のワ
ード線WL₁〜WL₄のうち一本のワード線WL₁のみが選択さ
れてドライバ出力段４に接続される。そしてデコーダ・
ドライバ3₁で選択されたワード線WL₁が共用のBICMOS構
成の出力段４により駆動される。

この実施例によれば、ビット線方向の高密度化が図ら
れる。その理由は先のセンスアンプ系に適用した実施例
の場合と同様である。しかも、出力段はBICMOS構成であ
るため、高速動作が確保される。

上記実施例ではdRAMを説明したが、本発明はsRAMは勿
論、プログラマブルROMであっても、メモリセルアレイ
に連続して配置される回路部にBICMOS回路を導入して高
速化を図ろうとする場合に適用して有用である。

［発明の効果］以上述べたように本発明によれば、センスアンプ系や
ワード線駆動回路等にBICMOS回路を導入するに当たっ
て、これを複数のビット線対あるいは複数本のワード線
で共用することにより、回路ピッチをBICMOS回路で制限
されることなく、例えばメモリセル寸法で決まる微小寸
法のピッチに設定することができる。これにより、BICM
OS回路導入によるメモリ・チップの面積増をもたらすこ
となく、メモリの高集積化と高速化を図ることができ
る。また微小なセル読み出し信号でも確実に読み出すこ
とが可能となり、ビット線放電時の自己発生ノイズを低
減することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のdRAMにおけるセンスアンプ
部の構成を示す図、第２図はそのCMOSセンスアンプの構
成例を示す図、第３図は同じくBICMOSセンスアンプの構
成例を示す図、第４図はこの実施例のセンスアンプ部の
動作を説明するための信号波形図、第５図および第６図
はBICMOSセンスアンプの変形例を示す図、第７図は他の
実施例のdRAMのセンスアンプ部の構成を示す図、第８図
は更に他の実施例のdRAMのワード線駆動回路部の構成を
示す図、第９図はそのCMOSデコーダ・ドライバの構成例
を示す図、第10図は同じくBICMOSドライバ出力段の構成
例を示す図、第11図はそのワード線駆動回路部の動作を
説明するための信号波形図、第12図はdRAMの全体構成を
示す図、第13図はそのビット線センスアンプ部の従来の
構成例を示す図である。 1₁，1₂……CMOSセンスアンプ（第１の回路）、２……BI
CMOSセンスアンプ（第２の回路）、BL₁，▲▼，B
L₂，▲▼……ビット線、WL……ワード線、DWL…
…ダミーワード線、MC……dRAMメモリセル、DC……ダミ
ーセル、Q₁₁〜Q₁₄……MOSトランジスタ（切換え回
路）、3₁〜3₄……CMOSワード線デコーダ・ドライバ（第
１の回路）、４……BICMOSドライバ出力段（第２の回
路）。

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板に複数個のメモリセルがマトリ
クス状に配列形成される半導体記憶装置において、メモリセルアレイの周囲に配置されるセンスアンプ回路
が、ビット線対毎に設けられた,MOSトランジスタのみか
ら構成されたメインセンス用センスアンプと、複数のビ
ット線対で共用され，選択されたビット線と切換え回路
を介して接続される,MOSトランジスタとバイポーラトラ
ンジスタとから構成されたプリセンス用センスアンプと
を備えたことを特徴とする半導体記憶装置。
【請求項２】前記メモリセルがdRAMセルである特許請求
の範囲第１項記載の半導体記憶装置。
【請求項３】前記メインセンス用センスアンプの非選択
ビット線対についての活性化を、選択ビット線について
の活性化に対して遅延をもたせるようにした特許請求の
範囲第１項記載の半導体記憶装置。
【請求項４】半導体基板に複数個のメモリセルがマトリ
クス状に配列形成される半導体記憶装置において、メモリセルアレイの周囲に配置されるワード線駆動回路
が、ワード線毎に設けられた,MOSトランジスタのみから
構成されたデコーダ・ドライバと、複数本のワード線で
共用され，選択されたワード線と切換え回路を介して接
続される,MOSトランジスタとバイポーラトランジスタと
から構成されたデコーダ・ドライバ出力段とを備えたこ
とを特徴とする半導体記憶装置。
【請求項５】前記メモリセルがdRAMセルである特許請求
の範囲第４項記載の半導体記憶装置。