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JPH0669031B2 - 半導体装置 - Google Patents

半導体装置

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JPH0669031B2
JPH0669031B2 JP59148112A JP14811284A JPH0669031B2 JP H0669031 B2 JPH0669031 B2 JP H0669031B2 JP 59148112 A JP59148112 A JP 59148112A JP 14811284 A JP14811284 A JP 14811284A JP H0669031 B2 JPH0669031 B2 JP H0669031B2
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JP
Japan
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pattern
etching
lines
semiconductor device
check
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JPS6127631A (ja
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陽夫 天野
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NEC Corp
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NEC Corp
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Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置に関し、特に寸法チェック用パター
ンの形成された半導体装置に関する。
〔従来技術〕
半導体素子をウエハ上に形成する場合、一般には複数回
のエッチング工程がある。
エッチング工程では、フォトレジストパターンがマスク
として主に用いられ、そのパターンが被エッチング物に
転写される。
エッチングには等方性エッチングと異方性エッチングの
２つのモードがある。
等方性エッチングは、マスクのエッジ部より縦方向，横
方向ともに等方的にエッチングが進行するため、いわゆ
るサイドエッチングが生じ、パターンは台形状となる。
一方、異方性エッチングでは、レジストパターン下にお
ける横方向へのエッチングはほとんど進まないため、初
期のレジストパターンが正確に転写される。従って、微
細なパターンを正確に形成する場合は異方性エッチング
が望ましいが、被エッチング物の下地の組成，状態等に
よっては、エッチングの選択比に差がないため異方性エ
ッチングを用いることのできない場合が多くある。
等方性エッチングにより微細パターンを形成する場合、
エッチング量をチェックするために、素子形成領域外
に、第１図に示すようなフォトレジストの寸法チェック
用マスクパターン１（以下マスクパターンという）を形
成し用いる場合が多い。
例えば、被エッチング膜としてのポリシリコン膜をSiO2
膜上に全面に形成したのち、フォトレジストを塗布し、
パターニングしてマスクパターン１を形成しておく、こ
のマスクパターン１を構成する複数のラインＡ，Ｂ…，
Ｆ（それぞれのライン幅をａ，ｂ，…，ｆとする）はそ
の幅を、例えば0.5μｍずつ異なるように形成されてい
る。
このマスクパターン１を用いてポリシリコン膜を等方エ
ッチングした場合、エッチング後のポリシリコン膜は例
えば第２図に示したように、ラインＤ，Ｅ，Ｆがエッチ
ング除去された状態の寸法チェック用パターン２（以下
チェック用パターンという）が形成される。このような
チェック用パターン２が形成された場合は、素子形成領
域におけるポリシリコン膜のパターンはd/2だけサイド
エッチングされたことになる。従って、半導体装置の種
類、形成されるポリシリコン等のパターンの種類等につ
いて、チェック用パターンのエッチングされるべきライ
ンを定めておき、エッチング時にチェックすることによ
り、ポリシリコン等のパターンを精度よく形成すること
が可能である。
しかしながら、従来のチェック用パターンを用いる場合
は、作業者は、エッチングの都度チェック用パターンの
規格表を取り出し、チェック用パターンの指定されたラ
イン（エッチング規格ライン）を確認しなければならな
いため、比較的長いチェック時間を要するという欠点が
ある。特に多種類のエッチングパターンを処理する場
合、確認ミスが発生し、半導体装置の信頼性を低下させ
るという恐れもある。
〔発明の目的〕
本発明の目的は、上記欠点を除去し、短時間に規格ライ
ンをチェックできる寸法チェック用パターンを有する半
導体装置を提供することにある。
〔発明の構成〕
本発明の半導体装置は、半導体基板上の素子形成領域の
外部に形成された寸法チェック用パターンを、並列配置
された幅の異なる複数本のラインと、これら複数本のラ
インと垂直に結ばれた２本のラインと、この２本のライ
ンの少なくとも一方に切り欠き形成され、前記複数本の
ラインのうちからエッチング規格ラインとして指定され
るラインに対応する位置に設けられた規格認識用パター
ン（以下、認識用パターンという）とで構成されている
ものである。
〔実施例の説明〕
次に、本発明を実施例を用い、図面を参照して説明す
る。
第３図は本発明の一実施例に用いられるチェック用パタ
ーンである。
第３図におけるチェック用パターン１０は、複数の幅の
異なるライン（Ａ〜Ｄ）と、エッチング量を規定するた
めの規格ラインを指定する認識用パターン12aとから構
成されている。このチェック用パターンは、第４図に示
すマスクパターン１１により形成される。
第４図に示すマスクパターン１１は、認識用パターン１
２を有する以外は第１図と同一であり、複数のライン
Ａ，Ｂ，…，Ｆ（ライン幅はそれぞれａ，ｂ，…，ｆ）
を有している。
このマスクパターン１１を用いて、例えば、SiO2膜上の
ポリシリコン膜をエッチングした場合、第３図に示した
チェック用パターン１０が形成される。この場合、認識
用パターン12aが指定しているラインＥまでがエッチン
グされてなくなっており、指定通りのエッチングがなさ
れたことが一目で判定できる。
第５図は本発明の他の実施例に用いられるチェック用パ
ターンである。
第５図に示したチェック用パターン２０は複数のライン
（Ａ，Ｂ，Ｃ）と、二つの認識用パターン12a,22aとか
ら構成されている。このチェック用パターン２０は第６
図に示すマスクパターン２１によりSiO2膜上のポリシリ
コン膜やＡｌ膜等をエッチングする際に形成される。
第６図に示すマスクパターン２１は、二つの認識用パタ
ーン12,22を除き第１図と同一である。
第１の認識用パターン１２をエッチング量の下限を規定
するラインの指定に、そして第２の認識用パターン２２
を上限を規定するラインの指定に用いた場合、第５図に
示すように形成されたチェック用パターン２０からは、
エッチングは規定通りなされたことが直ちにわかる。
〔発明の効果〕
以上、詳細に説明したように、本発明によれば、幅の異
なる複数本のラインと垂直に結ばれた２本のラインに、
エッチング規格ラインとして指定されるラインに対応す
る位置に認識用パターンを設けているので、この認識用
パターンに対応するラインのエッチング状態を観察する
ことで、半導体装置のエッチング量の良否判定を直ちに
行うことができ、作業能率が向上する。又、多種類のパ
ターンをエッチングした場合でも、エッチング量の規格
を間違えることがなく、信頼性の高い半導体装置を得る
ことができる。
【図面の簡単な説明】
第１図は従来の寸法チェック用パターンを形成するため
のマスクパターン、第２図は従来の半導体装置に用いら
れる寸法チェック用パターンの一例、第３図は本発明の
一実施例に用いられる寸法チェック用パターン、第４図
は第３図のパターンを形成するためのマスクパターン、
第５図は本発明の他の実施例に用いられる寸法チェック
用パターン、第６図は第５図のパターンを形成するため
のマスクパターンである。1,11,21……マスクパター
ン、2,10,20……寸法チェック用パターン、12,12a,22,2
2a……認識用パターン。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】半導体基板上に形成された素子形成領域
    と、該素子形成領域の外部に形成された寸法チェック用
    パターンとを有する半導体装置において、前記寸法チェ
    ック用パターンは並列配置された幅の異なる複数本のラ
    インと、これら複数本のラインと垂直に結ばれた２本の
    ラインと、この２本のラインの少なくとも一方に切り欠
    き形成され、前記複数本のラインのうちからエッチング
    規格ラインとして指定されるラインに対応する位置に設
    けられた規格認識用パターンとを備えることを特徴とす
    る半導体装置。
JP59148112A 1984-07-17 1984-07-17 半導体装置 Expired - Fee Related JPH0669031B2 (ja)

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US07/942,184 US5005071A (en) 1984-07-17 1986-12-16 Semiconductor device

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