JPH09186221A - 半導体ウエハの位置合わせ用マーク構造及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 雑音を防止し精度の高い検出信号が得られる
多層配線構造体の位置合わせ用マーク構造及びその製造
方法を提供する。 【解決手段】 半導体ウエハ１上に、層間膜２、４と配
線層３、７とを交互に重ねて形成する多層配線構造体で
あって、スクライブライン上のパターニングされた層間
膜４により位置合わせ用マークを構成する多層配線構造
体の位置合わせ用マーク構造において、前記スクライブ
ライン上の下層配線層３を残した状態で前記位置合わせ
用マークを形成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体ウエハ上に
形成された多層配線構造体の位置合わせ用マーク構造及
びその製造方法に関し、特に、露光位置に半導体ウエハ
を位置合わせする際、或いは半導体ウエハ上に既に形成
されているパターンに、次工程のマスクパターンを位置
合わせする際に利用される半導体ウエハの位置合わせ用
マーク構造及びその製造方法に関するものである。

【０００２】

【従来の技術】半導体製造工程において、ウエハ上に多
数のＩＣチップが縦横にマトリクス状に形成され、各Ｉ
Ｃチップ間はスクライブラインにより分離される。各Ｉ
Ｃチップはリソグラフィ工程において露光装置（ステッ
パ）により、所定の複数のＩＣチップごとに露光されパ
ターニングされる。この場合、ステッパの露光位置にウ
エハを位置合わせするためにアライメントマーク（パタ
ーン）がウエハに形成される。また、パターニングを終
了したウエハ上で、下層パターンと上層パターンとの整
合を確認するために重ね合わせ検出マーク（パターン）
が設けられる。

【０００３】このようなアライメントパターンや重ね合
わせパターン等の位置合わせ用パターンは、ウエハ面を
素子形成用として有効に用いるために、通常素子形成領
域以外の部分であるスクライブライン上に形成される。

【０００４】図２は従来の位置合わせ用パターンの形成
工程を順番に示すウエハのスクライブライン部分の断面
図である。

【０００５】ウエハ上に半導体素子を形成する場合、素
子領域上に層間膜を介してまず下層配線（１Ａｌ：１層
目のアルミ配線）が形成され、その上にさらに層間膜を
介して上層配線（２Ａｌ：２層目のアルミ配線）が形成
される。このとき、スクライブライン上では、下層の層
間膜及び下層配線はパターニングにより除去される。こ
のように、半導体ウエハ１０上のスクライブラインで囲
まれた素子領域に下層層間膜を形成し、前記スクライブ
ライン上の下層層間膜を除去した状態で、その上に下層
配線層（１Ａｌ）を形成し、前記スクライブライン上の
下層配線層（１Ａｌ）を除去した状態で、その上に上層
層間膜（１−２Ａｌ間層間膜）を形成する。この上層層
間膜をパターニングするためにレジストが塗布されパタ
ーンに対応して開口が形成される。このときスクライブ
ライン上のレジストも同時にアライメントパターン形成
のためにパターニングされる。この状態を図２（Ａ）に
示す。このように、上層層間膜（１−２Ａｌ間）１１の
上にパターニングされた状態のレジスト膜１２を形成
し、このレジスト１２をマスクとして上層層間膜１１を
エッチング加工した後、このレジスト膜１２を除去す
る。これにより、図２の（Ｂ）に示すように、スクライ
ブライン上の上層層間膜１１がパターニングされた状態
となる。

【０００６】次にこのパターニングされた上層層間膜１
１上に図２の（Ｃ）に示すように、上層配線層（２Ａ
ｌ）１４を積層して、多層配線構造体を形成する。これ
により前記スクライブライン上に上層配線層１４からな
る位置合わせ用パターンが形成される。

【０００７】しかしながら、上記従来の方法で作られた
位置合わせ用パターンは、スクライブライン上の上層層
間膜１１をエッチングによりパターニングするとき、ブ
ランケット埋め込みタングステンのエッチバックプロセ
スを用いてＩＣチップ内にタングステンプラグを形成す
るとき、スクライブラインの表面が荒れてしまったり、
また、シリコンウエハ１０上にアルミニウムの高温スパ
ッタでスクライブライン上に上層配線層１４を形成する
とき、アルミニウムとシリコンが反応してアルミニウム
の組成が変化したり表面が荒れてしまうという欠点があ
った。

【０００８】そこで、この欠点を解消するため、従来多
層配線構造体の位置合わせ用パターン構造の製造方法と
して次のような方法が用いられていた。

【０００９】図３はこの従来の改良方法を示す。半導体
ウエハ１０上に下層層間膜１５を形成し、素子領域内で
これをパターニングするとき、この下層層間膜１５を前
記スクライブライン上に残しておく。このように下層層
間膜を残した状態で、その上に下層配線層（１Ａｌ）を
形成する。この下層配線層は素子領域内でパターニング
される。このパターニングによりスクライブライン上の
下層配線層は除去される。次に、前記スクライブライン
上の下層配線層（１Ａｌ）が除去された状態で、その上
に上層層間膜１１を形成する。その後、図３の（Ａ）に
示すように、その上層層間膜１１の上にパターニングさ
れた状態のレジスト膜１２を形成する。このレジスト１
２をマスクとして、上層層間膜１１をエッチング加工し
た後レジスト膜１２を除去する。この状態が図３の
（Ｂ）に示される。続いて、スクライブライン上の上層
層間膜１１が図のようにパターニングされた状態で、そ
の上層層間膜１１上に、図３の（Ｃ）に示すように、上
層配線層（２Ａｌ）１７を形成する。これにより素子領
域内で多層配線構造体が形成されると共に、前記スクラ
イブライン上にこの上層配線層１７により位置合わせ用
パターンが形成される。

【００１０】

【発明が解決しようとする課題】しかしながら、上記図
３に示す従来の方法で作られた位置合わせ用パターン
は、スクライブライン上の上層層間膜１１をエッチング
によりパターニングするとき、下層層間膜１５を十分に
除去できないので、エッチング残渣等の影響により、図
３（Ｂ）に示すように、パターンがない開口部分１６の
下層層間膜１５の表面が荒れる。したがって、この荒れ
に倣って、この下層層間膜１５の上に形成される上層配
線層１７の表面も図３（Ｃ）に示すように荒れる。この
ため、この上層配線層１７を例えばアライメントパター
ンとして用いた場合、アライメント信号に上層配線層１
７の表面の荒れによる雑音波形がのってしまう欠点があ
った。これに対処するために上層配線層１７をオーバー
エッチングすれば、素子領域の多層配線構造体のコンタ
クトにクラウンが発生しやすくなり、配線接続構造の信
頼性の低下の原因となっていた。また、オーバーエッチ
ングによりシリコンウエハが露出すれば、次いでターゲ
ットをアルミニウムとする高湿スバッタでスクライブラ
イン上に上層配線層１４を形成するとき、前記図２の最
初の従来の方法で作られた位置合わせ用パターンと同様
に、アルミニウムとシリコンが反応し、荒れが生じ抵抗
特性を劣化させる欠点があった。

【００１１】本発明は、上記従来技術の欠点に鑑みなさ
れたものであって、雑音をなくし精度の高い検出信号が
得られる多層配線構造体の位置合わせパターン構造及び
その製造方法を提供することを目的とする。

【００１２】

【課題を解決するための手段】前記目的を達成するた
め、本発明では、半導体ウエハ上に、層間膜と配線層と
を交互に重ねて形成する積層構造であって、スクライブ
ライン上の上層配線層により位置合わせ用マークを構成
する半導体ウエハの位置合わせ用マーク構造において、
前記スクライブライン上の下層配線層を残した状態で前
記位置合わせ用マークを形成したことを特徴とする半導
体ウエハの位置合わせ用マーク構造を提供する。

【００１３】

【発明の実施の形態】好ましい実施形態においては、前
記下層配線層の下側の層間膜を残した状態で前記位置合
わせ用マークを形成したことを特徴としている。

【００１４】別の好ましい実施形態においては、前記半
導体ウエハをシリコンウエハとし、前記配線層をアルミ
ニウム配線層としたことを特徴としている。

【００１５】さらに別の好ましい実施形態においては、
前記位置合わせ用マークをアライメントパターンとした
ことを特徴としている。

【００１６】さらに別の好ましい実施形態においては、
前記位置合わせ用マークを重ね合わせ検出パターンとし
たことを特徴としている。

【００１７】本発明はさらに、半導体ウエハ上に下層の
層間膜を形成し、スクライブライン上に下層の層間膜を
残した状態で、その上に下層配線層を形成し、前記スク
ライブライン上に下層配線層を残した状態で、その上に
上層の層間膜を形成し、前記スクライブライン上の上層
の層間膜がパターニングされた状態で、さらにその上に
上層配線層を形成して、多層配線構造体を作ると共に、
前記スクライブライン上の上層配線層を位置合わせ用マ
ークとしたことを特徴とする半導体ウエハの位置合わせ
用マーク構造の製造方法を提供する。

【００１８】上記構成によれば、半導体ウエハに下層層
間膜と、下層配線層を順に形成した後、その上にエッチ
ングによりパターニングした上層層間膜を形成する際、
選択比の大きいエッチング条件とすることにより、上層
層間膜に比べて下層配線層のエッチングレートが低くな
るため、下層配線層はエッチングされず、エッチングの
ストッパとなる。したがって、スクライブライン上の上
層配線層のパターン開口部は表面が平坦な下層配線層上
に形成されることになる。これにより、上層配線層の表
面が荒れることはなくなり、検出精度の高い位置合せマ
ーク構造が形成される。

【００１９】

【実施例】図１は本発明に係る多層配線構造体の位置合
せ用マーク構造の製造過程を順番に示すウエハのスクラ
イブライン部分の断面図である。位置合わせ用マーク構
造は、多層配線構造体を形成する際に、これと共に形成
されるので、多層配線構造体の製造工程にしたがって説
明する。

【００２０】まず、図１に示すように、シリコンからな
る半導体ウエハ１上に、例えばＳｉＯ₂ からなる下層層
間膜（１Ａｌの下側の層間膜）２を形成し、スクライブ
ライン上のこの下層層間膜２を残した状態で、その上に
アルミニウムからなる下層配線層（１Ａｌ）３を形成す
る。

【００２１】次にスクライブライン上に上記下層配線層
３を残した状態で、その上に、例えばＳｉＯ₂ からなる
上層層間膜（１−２Ａｌ間の層間膜）４を形成する。そ
の後、図１（Ａ）に示すように、その上層層間膜４の上
に露光によりパターニングされた状態のレジスト膜５を
形成する。

【００２２】次にこのレジスト膜５をマスクとして上層
層間膜４をエッチング加工してパターニングする。この
とき、上層層間膜４の下側の下層配線層３がエッチング
のストッパとなる。続いて、レジスト膜５を除去する。
この状態を図１（Ｂ）に示す。このようにスクライブラ
イン上の上層層間膜４がパターニングされた状態で、そ
の上層層間膜４上に、図１（Ｃ）に示すように、アルミ
ニウムからなる上層配線層（２Ａｌ）７を形成しこれを
パターニングする。これにより、素子領域内に多層配線
構造体が形成されるとともに、スクライブライン上に上
層配線層７からなる位置合わせ用マーク構造が形成され
る。

【００２３】上記製造工程を経て作られた位置合せ用マ
ーク構造によれば、スクライブライン上の下層配線層３
を残した状態で、この下層配線層３上に上層層間膜４を
形成したため、この上層層間膜４をエッチングによりパ
ターニングする際、下層配線層３がエッチングのストッ
パとなる。即ち、スクライブライン上の下層層間膜２
は、その上のエッチングレートの低い下層配線層３によ
り保護され、パターンがない開口部分６もエッチングさ
れることがない。したがって、図３（Ｂ）のような開口
部分１６の荒れは生じない。またこのときパターニング
された開口部分６においては、表面が平坦な下層配線層
３上に上層配線層７が形成されることになる。従って、
この上層配線層７の表面が荒れるようなことがなく、上
層配線層による検出精度の高い位置合せマーク構造が得
られる。

【００２４】尚、位置合せマークとは、具体的には、例
えば、前述のようにステッパにシリコンウエハを位置合
せする際のアライメントパターン、或いはシリコンウエ
ハ上に既に形成されているパターンと次工程パターンを
位置合せする重ね合わせ検出パターンをいう。

【００２５】尚、上記実施例では、配線層をアルミニウ
ムの配線層としたが、これに限るものではなく、例え
ば、ポリシリコンの配線層としてもよい。また、配線層
も１〜２層間に限らず３層以上の多層配線構造のいずれ
かの層であつてもよい。

【００２６】

【発明の効果】以上説明したように、本発明において
は、スクライブライン上の下層配線層を残した状態で上
層配線層により位置合せマークを形成したため、上層の
層間膜をエッチングによりパターニングする際、下層配
線層がストッパとして作用して下層層間膜を保護し、下
層配線層とともにその表面の平坦化が維持されるので、
スクライブラインに形成される上層配線層の表面も平坦
化される。

【００２７】これによりこの上層配線層からなる位置合
せ用マーク構造は、光学的検出に際し、表面の荒れがな
いため、雑音が発生せず、精度の高い検出信号が得られ
る。また、スクライブラインの下層配線層の下側の下層
層間膜を残した状態で位置合せ用マーク構造を構成する
ことにより、アルミ配線層を、高湿スパッタにより形成
する場合、アルミニウムとシリコンウエハとの反応を防
止し、特性が安定した品質の良い半導体装置を得ること
ができる。

【図面の簡単な説明】

【図１】 （Ａ）（Ｂ）（Ｃ）はそれぞれ本発明に係る
多層配線構造体の位置合わせ用マーク構造の製造工程を
順番に示すスクライブライン部分の断面図である。

【図２】 （Ａ）（Ｂ）（Ｃ）は従来の多層配線構造体
の位置合わせ用マーク構造の製造工程を順番に示すスク
ライブライン部分の断面図である。

【図３】 （Ａ）（Ｂ）（Ｃ）はそれぞれ図２の従来の
多層配線構造体の位置合わせ用マーク構造を改良した他
の従来例の製造工程を順番に示すスクライブライン部分
の断面図である。

【符号の説明】

１：半導体ウエハ、２：下層層間膜、３：下層配線層、
４：上層層間膜、５：レジスト膜、７：上層配線層

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体ウエハ上に、層間膜と配線層とを
   交互に重ねて形成する積層構造であって、 スクライブライン上のパターニングされた層間膜により
   位置合わせ用マークを構成する半導体ウエハの位置合わ
   せ用マーク構造において、 前記スクライブライン上の下層配線層を残した状態で前
   記位置合わせ用マークを形成したことを特徴とする半導
   体ウエハの位置合わせ用マーク構造。
2. 【請求項２】 前記下層配線層の下側の層間膜を残した
   状態で前記位置合わせ用マークを形成したことを特徴と
   する請求項１に記載の半導体ウエハの位置合わせ用マー
   ク構造。
3. 【請求項３】 前記半導体ウエハをシリコンウエハと
   し、前記配線層をアルミニウム配線層としたことを特徴
   とする請求項１に記載の多層配線構造体の位置合わせ用
   マーク構造。
4. 【請求項４】 前記位置合わせ用マークをアライメント
   パターンとしたことを特徴とする請求項１に記載の半導
   体ウエハの位置合わせ用マーク構造。
5. 【請求項５】 前記位置合わせ用マークを重ね合わせ検
   出パターンとしたことを特徴とする請求項１に記載の半
   導体ウエハの位置合わせ用マーク構造。
6. 【請求項６】 半導体ウエハ上に下層の層間膜を形成
   し、 スクライブライン上に下層の層間膜を残した状態で、そ
   の上に下層配線層を形成し、 前記スクライブライン上に下層配線層を残した状態で、
   その上に上層の層間膜を形成し、 前記スクライブライン上の上層の層間膜がパターニング
   された状態で、さらにその上に上層配線層を形成して、
   多層配線構造体を作ると共に、前記スクライブライン上
   のパターニングされた層間膜を位置合わせ用マークとし
   たことを特徴とする半導体ウエハの位置合わせ用マーク
   構造の製造方法。