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KR100356474B1 - 반도체 소자의 중첩 버니어 형성 방법 - Google Patents

반도체 소자의 중첩 버니어 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 중첩 버니어 형성 방법에 관한 것으로, 반도체 소자 제조 공정중에 하부 패턴과 상부 패턴간의 중첩도를 제어하기 위해 스크라이브 라인에 형성하는 중첩 버니어를 반도체 소자의 제조 공정중에 적용되는 BPSG와 같은 평탄화 특성이 우수한 물질층을 형성한 후에 형성될 경우, 중첩 버니어가 형성될 부분의 BPSG막을 제거한 후에 중첩 버니어를 형성하므로, 후속 열 공정에 의한 BPSG와 같은 물질층의 열 팽창이나 수축등의 현상으로 인한 위치 변화나 변형이 유발되는 것이 배제되어 공정상에서 기인된 중첩 오배열이나 하지층 구조에 의한 중첩 오배열을 개선할 수 있는 반도체 소자의 중첩 버니어 형성 방법에 관하여 기재된다.

Description

반도체 소자의 중첩 버니어 형성 방법 {Method of forming overlay vernier in semiconductor device}
본 발명은 반도체 소자의 중첩 버니어(overlay vernier) 형성 방법에 관한 것으로, 반도체 소자 제조 공정중에 하부 패턴과 상부 패턴간의 중첩도를 제어하기 위해 스크라이브 라인(scribe line)에 형성하는 중첩 버니어가 후속 공정에 의해위치 변화(shift)나 변형(bending)으로 인한 중첩 오배열(misalignment)을 방지할 수 있는 반도체 소자의 중첩 버니어 형성 방법에 관하여 기재된다.
일반적으로, 소자를 완성하기 위한 반도체 소자의 제조 공정은 10 내지 30 단계(step)의 포토마스크 공정을 필요로 한다. 각 마스크 단계마다 불순물 확산 영역, 홀 패턴(hole pattern) 또는 바아 패턴(bar pattern) 등이 형성되는데, 특히 먼저 형성된 패턴과 나중에 형성될 패턴의 중첩 마진(overlay margin)이 작을 경우에 마스크의 오배열 및 웨이퍼의 오배열과 같은 공정상의 오차로 인하여 하부 패턴이 불필요하게 노출되거나, 하부 패턴과 상부 패턴이 불필요하게 연결되어 단락 현상을 유발시키는 문제가 발생한다. 이러한 문제를 해결하기 위하여, 포토마스크 작업시 스크라이브 라인에 중첩 버니어를 형성하여 하부 패턴과 상부 패턴간의 중첩도를 제어한다.
최근, 반도체 소자가 고집적화 되어 감에 따라 후속 공정을 용이하게 하기 위하여 표면 평탄화 공정을 실시하고 있는데, 대표적으로 평탄화 특성이 우수한 BPSG와 같은 물질을 사용하여 표면 평탄화를 실현시키고 있다. BPSG막은 DRAM 소자에서 비트 라인과 캐패시터의 전하저장전극과의 사이에 형성되는 층간 절연막의 평탄화막뿐만 아니라, 하지층에 의해 토폴러지(topology) 차이가 심한 층간에 평탄화막으로 사용되고 있다.
반도체 소자의 제조 공정중 BPSG막 형성 공정후에 스크라이브 라인에 중첩 버니어를 형성해야 하는 경우, 종래 반도체 소자의 중첩 버니어 형성 방법을 도 1a 및 도 1b를 참조하여 설명하면 다음과 같다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 BPSG 막(100)이 형성되고, BPSG 막(100)상에 중첩 버니어(12)가 형성된다.
상기에서, BPSG 막(100)은 셀 영역에 형성되는 하지층(도시 않음)으로 인한 토폴러지 차이를 완화시키기 위해 적용된 막이다. 중첩 버니어(12)는 스크라이브 라인에 형성되며, 스크라이브 라인에 형성되는 중첩 버니어(12)는 BPSG 막(100) 형성 후에 실시되는 셀 영역의 하부 패턴(도시 않음) 형성 공정까지 적용된 다수의 층이 포함된 구조를 갖는다.
도 1b에 도시된 바와 같이, 스크라이브 라인의 중첩 버니어(12)를 포함한 전체 구조상에 셀 영역의 제조 공정에 따라 상부층(13)이 형성된다.
상기에서, 상부층(13)은 하부 패턴 형성 후에 실시되는 셀 영역의 상부 패턴(도시 않음) 형성을 위한 포토 마스크 공정 전까지 적용된 다수의 층이 포함된 구조를 갖는다.
그런데, 상부층(13)이 형성되는 여러 공정 과정 중에 포함되는 열 공정에 의해, 도 1b에 도시된 바와 같이, BPSG 막(100)이 열 팽창이나 수축 등의 현상으로 인한 위치 변화나 변형이 유발되고, 이로 인하여 도 1a 에 도시된 중첩 버니어(12)는 최초 위치와 달라질 뿐만 아니라 모양 또한 변형되어 하부 패턴과 상부 패턴간의 중첩도를 정확히 측정하기가 불가능하다. 한편, BPSG 막(100)은 평탄화 특성이 우수하다고 하지만 하지층에 의해 두께가 불균일하게 형성되며, 두께 차이에 따라 위치 변화나 변형 정도가 차이가 나서 전체 웨이퍼 내에서의 스케일(scale) 값을 유발하게 되며, 두께 균일도를 개선하기 위해 화학적 기계적 연마(CMP) 공정을 실시하더라도 웨이퍼 중앙(center)부는 높고 웨이퍼 가장자리(edge)부는 낮게되기 때문에 역시 스케일 값을 유발하게 된다.
이와 같이, 반도체 소자의 제조 공정에서 하부 패턴과 상부 패턴간의 중첩 오배열은 마스크의 오배열 및 웨이퍼의 오배열 등과 같은 다양한 원인에 의해 발생될 뿐만 아니라, 상기한 바와 같이 하부층(under layer)으로 인해 중첩 오배열이 발생하여 반도체 소자의 수율 및 신뢰성을 저하시키는 문제가 있다.
따라서, 본 발명은 반도체 소자 제조 공정중에 하부 패턴과 상부 패턴간의 중첩도를 제어하기 위해 스크라이브 라인에 형성하는 중첩 버니어가 후속 공정에 의해 위치 변화나 변형으로 인한 중첩 오배열을 방지할 수 있는 반도체 소자의 중첩 버니어 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 중첩 버니어 형성 방법은 셀 영역에 하지층이 형성되고, 상기 셀 영역을 포함한 전체 구조상에 BPSG 막이 형성된 반도체 기판이 제공되는 단계; 상기 반도체 기판의 스크라이브 라인에서 중첩 버니어가 형성될 부분의 상기 BPSG 막을 마스크 공정을 통해 제거하는 단계; 및 상기 셀 영역의 상기 BPSG 막상에 패턴을 형성하면서 상기 스크라이브 라인의 상기 BPSG 막이 제거 부분에 중첩 버니어를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 및 도 1b는 종래 반도체 소자의 중첩 버니어 형성 방법을 설명하기 위한 단면도.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 중첩 버니어 형성 방법을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 반도체 기판 12, 22: 중첩 버니어
13, 23: 상부층 100, 200: BPSG 막
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 중첩 버니어 형성 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 셀 영역에 반도체 소자를 형성하기 위한 여러 요소가 구비된 하지층(도시 않음)이 형성되고, 셀 영역의 하지층으로 인한 토폴러지 차이를 개선하기 위하여 셀 영역은 물론 스크라이브 라인의 반도체 기판(21) 상에 BPSG 막(200)을 형성한다.
도 2b를 참조하면, 셀 영역에 하부 패턴(도시 않음)을 형성하기 전에 스크라이브 라인에서 중첩 버니어가 형성될 부분의 BPSG 막(200)을 마스크 공정을 통해 제거한다. 이후, 셀 영역의 BPSG 막(200) 상에 하부 패턴을 형성하면서 스크라이브 라인의 BPSG 막(200)이 제거된 부분의 반도체 기판(21) 상에 중첩 버니어(22)를 형성한다.
상기에서, BPSG 막(200) 제거용 마스크는 중첩 버니어(22)가 형성될 부분이 개방된 윈도우(open window)의 투광되는 영역을 50 ×50 ㎛로 하는 노광용 마스크이다. 스크라이브 라인에 형성되는 중첩 버니어(22)는 BPSG 막(200) 형성 후에 실시되는 셀 영역의 하부 패턴 형성 공정까지 적용된 다수의 층이 포함된 구조를 갖는다.
도 2c를 참조하면, 스크라이브 라인의 중첩 버니어(22)를 포함한 전체 구조상에 셀 영역의 제조 공정에 따라 상부층(23)이 형성된다.
상기에서, 상부층(32)은 하부 패턴 형성 후에 실시되는 셀 영역의 상부 패턴(도시 않음) 형성을 위한 포토 마스크 공정 전까지 적용된 다수의 층이 포함된 구조를 갖는다. 상부층(23)이 형성되는 여러 공정 과정 중에는 열 공정이 포함되는데, 도 1에 도시된 종래 BPSG 막(100) 상에 형성된 중첩 버니어(12)와는 달리 본 발명의 중첩 버니어(22)는 BPSG 막(200) 상에 형성되지 않기 때문에 열 공정에 의한 BPSG 막(200)의 열 팽창이나 수축 등의 현상에도 위치 변화나 변형이 유발되지 않는다.
상기한 본 발명의 실시예에서는 반도체 소자의 제조 공정중 BPSG 막 형성 공정후에 스크라이브 라인에 중첩 버니어를 형성해야 하는 경우, 중첩 버니어가 형성될 부분의 BPSG 막을 마스크 공정으로 제거한 후에 중첩 버니어를 형성하여 BPSG 막으로 인한 문제를 해결하는 기술이다.
한편, 마스크 공정으로 BPSG 막을 제거한 후에 셀 영역의 BPSG 막 상에 하부 패턴을 형성하면서 스크라이브 라인의 BPSG 막이 제거 부분에 중첩 버니어를 형성하는 과정중에 도전성 물질이 다층으로 형성되고, 이들 도전층간에 절연물질이 형성될 경우, 이 절연층으로 인하여 중첩 버니어가 변형을 일으킬 수 있으며, 이를 해결하기 위하여, 절연층 형성 후에 상기의 마스크 공정을 실시하여 중첩 버니어가 다수의 도전층만으로 형성되도록 하므로써, 도전층간의 양호한 접착성으로 인해 중첩 버니어의 변형을 막을 수 있다.
상술한 바와 같이, 본 발명은 중첩 버니어가 후속 공정에 의해 위치 변화나 변형이 방지되어 공정상에 기인된 중첩 오배열이나 하지층 구조에 의한 중첩 오배열을 개선할 수 있어 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있다.

Claims (4)

  1. 셀 영역에 하지층이 형성되고, 상기 셀 영역을 포함한 전체 구조상에 BPSG 막이 형성된 반도체 기판이 제공되는 단계;
    상기 반도체 기판의 스크라이브 라인에서 중첩 버니어가 형성될 부분의 상기 BPSG 막을 마스크를 이용한 식각공정을 통하여 제거하는 단계; 및
    상기 셀 영역의 상기 BPSG 막상에 패턴을 형성하면서 상기 스크라이브 라인의 상기 BPSG 막이 제거된 부분에 상기 중첩 버니어를 형성하되, 상기 패턴이 도전층과 절연층의 다층 구조로 형성될 경우 상기 마스크를 이용한 식각공정을 통해 상기 절연층을 제거하면서 상기 중첩 버니어를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 중첩 버니어 형성 방법.
  2. 제 1 항에 있어서,
    상기 마스크는 상기 중첩 버니어가 형성될 부분이 개방된 윈도우의 투광되는 영역을 50 ×50 ㎛로 하는 노광용 마스크인 것을 특징으로 하는 반도체 소자의 중첩 버니어 형성 방법.
  3. 제 1 항에 있어서,
    상기 중첩 버니어는 상기 BPSG 막 형성 후에 실시되는 상기 셀 영역의 하부 패턴 형성 공정까지 적용된 다수의 층이 포함된 구조를 갖는 것을 특징으로 하는반도체 소자의 중첩 버니어 형성 방법.
  4. 삭제
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