JPH05274012A - 入出力割付可変プログラマブルコントローラ - Google Patents

Abstract

(57)【要約】 【目的】入出力装置への入出力メモリの割付を随時変更
して設定できる入出力割付可変プログラマブルコントロ
ーラを提供する。 【構成】ＣＰＵ部１００の設定値設定部１０７は表示部
１４０に画面表示によるメモリ条件の入力を行い、メモ
リ条件設定部１０３は入力されたディジタル入出力デー
タの先頭アドレス及びバウンダリ値を記憶部ＤＴ及びＤ
Ｂに、アナログ入出力データの先頭アドレス及びバウン
ダリ値を記憶部ＡＴ及びＡＢには設定する。データテー
ブル部１０４は設定されたメモリ条件ＤＴ、ＤＢ、Ａ
Ｔ、ＡＢ及び入出力部１２０の入出力装置１２０−ｉ(i
=1、2 n) 毎の装置局番ＰＮに基づいて、数式ＤＴ＋Ｄ
Ｂ×ＰＮ＝ＡＤ又はＡＴ＋ＡＢ×ＰＮ＝ＡＤによりアド
レスＡＤを算出し、「０」から「９９」まで１００個の
装置局番に割付けて、データ入出力テーブルを作成す
る。ＣＰＵ部１００はデータ入出力テーブルに基づいて
入出力装置１２０−ｉと、その装置番号に割付けられた
入出力メモリのアドレス間のデータ入出力を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プログラマブルコント
ローラに関し、さらに詳しくは、入出力装置に対するメ
モリ入出力領域のアドレス割付が変更可能な入出力割付
可変プログラマブルコントローラに関する。

【０００２】

【従来の技術】一般に、プログラマブルコントローラ
（以下、ＰＣと称する）の構成は、図６に示すように、
演算及び制御を行うＣＰＵ(Central Processing Unit)
部４０１と、そのＣＰＵ部４０１の制御に基づいて複数
の被制御装置に対して入出力データを入出力するＩ／Ｏ
部４２０とに分かれている。そのＩ／Ｏ部４２０とＣＰ
Ｕ部４０１とはバス４１０を介して接続されている。

【０００３】ＣＰＵ部４０１は、ユーザプログラムによ
り動作する演算部４０４、その演算部４０４とＩ／Ｏ部
４２０間で入出力されるデータを記憶するＩ／Ｏメモリ
４０２、及びそのＩ／Ｏメモリ４０２が入出力するデー
タを一時的に蓄えるＩ／Ｏバッファ４０３から成ってい
る。

【０００４】Ｉ／Ｏ部４２０は、複数の被制御装置に対
して入出力データを入出力するＩ／Ｏ装置（インタフェ
ース）４２０−１、４２０−２・・・４２０−ｎから成
る。それらのＩ／Ｏ装置４２０−ｉ（ｉ＝１、２・・・
ｎ）は、それぞれ局番設定器４３０−ｉ（ｉ＝１、２・
・・ｎ）を備え、その局番設定器４３０−ｉには各Ｉ／
Ｏ装置４３０−ｉに付与される２桁の装置番号（局番）
が設定される。

【０００５】上記ＣＰＵ部４０１は、バス４１０を介し
てＩ／Ｏ部４２０の各Ｉ／Ｏ装置４２０−ｉから入力す
るデータを、Ｉ／Ｏバッファ４０３及びＩ／Ｏメモリ４
０２を介して演算部４０４に入力し、その入力データを
用いて演算をなし、その演算結果をＩ／Ｏメモリ４０
２、Ｉ／Ｏバッファ４０３、及びバス４１０を介してＩ
／Ｏ部４２０のＩ／Ｏ装置４２０−ｉに出力することに
より、それらのＩ／Ｏ装置４２０−ｉに接続される被制
御装置を制御するようになっている。

【０００６】上記のデータ入出力においては、Ｉ／Ｏメ
モリ４０２のアドレスが予め上記各Ｉ／Ｏ装置４３０−
ｉに付与される局番に対応するように設定されており、
その設定に基づいて、Ｉ／Ｏメモリ４０２のアドレス
と、そのアドレスに対応するＩ／Ｏ装置４３０−ｉ間で
データの入出力が行われる。

【０００７】上記Ｉ／Ｏ装置４２０−ｉ（ｉ＝１、２・
・・ｎ）は、ＰＣの運用分野に応じて、分野毎に異なる
被制御装置に対応して、様々に異なる組合せをもって構
成される。したがって、Ｉ／Ｏ装置４２０−ｉに対して
Ｉ／Ｏメモリ４０２のアドレスを対応付けるＩ／Ｏ割付
の仕様も、ＰＣの運用分野により様々に異なったものと
なる。

【０００８】図７は、従来のＩ／Ｏ割付の仕様の一例で
ある。同図に示すＩ／Ｏメモリ４０２′には、「００」
〜「９９」の２桁で表わされる合計１００個のメモリ局
番が設定されている。１つのメモリ局番のデータ境界
（バウンダリ）は１ワードに設定され、アドレスはＩ／
Ｏメモリ４０２′の先頭から１ワード毎に昇順して対応
する。

【０００９】同図において、Ｉ／Ｏ装置４２０−１は、
入出力データが２ワードであり、装置局番が「００」に
設定されている。Ｉ／Ｏ装置４２０−１には、その装置
局番「００」に対応するＩ／Ｏメモリ４０２′のメモリ
局番「００」と、それに続くメモリ局番「０１」の２つ
のメモリ局番（２ワード分）が割付けられている。

【００１０】次のＩ／Ｏ装置４２０−２には、上記のよ
うにメモリ局番「０１」がメモリ局番「００」と共にＩ
／Ｏ装置４２０−１に割付け済みであるため、次のメモ
リ局番「０２」に対応する装置局番「０２」が付与され
ている。そしてＩ／Ｏ装置４２０−２の入出力データが
１ワードであるので、メモリ局番「０２」（１ワード
分）のみが割付けられている。

【００１１】また、Ｉ／Ｏ装置４２０−ｎは、装置局番
が「３１」に設定され、入出力データが８ワードとなっ
ている。してがって、その装置局番「３１」に対応する
Ｉ／Ｏメモリ４０２′のメモリ局番「３１」から「３
８」までの８つのメモリ局番（８ワード分）が割付けら
れている。

【００１２】同図の割付け例では、例えば全てのＩ／Ｏ
装置４２０−ｉの入出力データが１６ワードであれば、
上記Ｉ／Ｏメモリ４０２′に割付け可能なＩ／Ｏ装置の
個数は、１００メモリ局番（＝１００ワード）÷１６ワ
ード＝６．２５、即ち６個である。また、全てのＩ／Ｏ
装置４２０−ｉの入出力データが１ワードであるとすれ
ば、上記Ｉ／Ｏメモリ４０２′に割付け可能なＩ／Ｏ装
置の個数は、１００メモリ局番（＝１００ワード）÷１
ワード＝１００、即ち１００個である。

【００１３】次に、図８は、従来のＩ／Ｏ割付仕様の他
の例である。Ｉ／Ｏメモリ４０２″の記憶領域は、例え
ば製品個数の仕分け等を制御するディジタルＩ／Ｏメモ
リ領域４０２″−Ｄと、例えば動力用の電圧等を制御す
るアナログＩ／Ｏメモリ領域４０２″−Ａに２分割され
ている。その２分割された記憶領域はそれぞれ「００」
から「３１」まで３２のメモリ局番が設定されている。
ディジタルＩ／Ｏメモリ領域４０２″−Ｄのメモリ局番
のデータ境界（バウンダリ）はそれぞれ４ワード、アナ
ログＩ／Ｏメモリ領域４０２″−Ａのメモリ局番のバウ
ンダリはそれぞれ１６ワードに設定されている。この場
合も、アドレスはＩ／Ｏメモリ４０２″の先頭から１ワ
ード毎に昇順して対応する。

【００１４】同図において、Ｉ／Ｏ装置４２０−１はデ
ィジタルＩ／Ｏ装置であり、前述同様に装置局番が「０
０」に設定され、入出力データが２ワードとなってい
る。その装置局番「００」に対応してＩ／Ｏメモリ４０
２″のディジタルＩ／Ｏメモリ領域４０２″−Ｄのメモ
リ局番「００」が割付けられている。

【００１５】また、Ｉ／Ｏ装置４２０−２もディジタル
Ｉ／Ｏ装置であり、やはり前述同様に装置局番が「０
２」に設定され、入出力データが１ワードとなってれ
ば、その装置局番「０２」に対応してＩ／Ｏメモリ４０
２″のディジタルＩ／Ｏメモリ領域４０２″−Ｄのメモ
リ局番「０２」が割付られる。この例では、ディジタル
Ｉ／Ｏメモリ領域４０２″−Ｄのメモリ局番「０１」が
未使用となる。もちろん、Ｉ／Ｏ装置４２０−２の装置
局番を「０１」に設定して、メモリ局番「０１」を割付
けることもできる。

【００１６】そして、Ｉ／Ｏ装置４２０−ｎはアナログ
Ｉ／Ｏ装置であり、これも前述同様に装置局番が「３
１」に設定され、入出力データが８ワードとなってい
る。この場合は、Ｉ／Ｏメモリ４０２″のアナログＩ／
Ｏメモリ領域４０２″−Ａのメモリ局番「３１」に割付
けられる。

【００１７】なお、ディジタルＩ／Ｏ装置とアナログＩ
／Ｏ装置に同一の装置局番を設定することはできないの
で、上記の場合、ディジタルＩ／Ｏ装置とアナログＩ／
Ｏ装置合わせて最大３２個のＩ／Ｏ装置が割付け可能と
なる。

【００１８】図６のＣＰＵ部４０１とＩ／Ｏ部４２０間
のデータの入出力は、Ｉ／Ｏ装置４２０−ｉがディジタ
ルＩ／Ｏ装置であるか又はアナログＩ／Ｏ装置であるか
を示す区分データ、先頭アドレス、バウンダリ値、及び
装置局番に基づいてＩ／Ｏメモリ４０２′（又は４０
２″）のアドレスを算出することにより当該Ｉ／Ｏ装置
に割付けられたメモリ局番を対応させて、データ入出力
を行う。

【００１９】このように、従来は、それぞれのＰＣの用
途に合わせて異なるＩ／Ｏ割付が設定されて運用されて
いた。

【００２０】

【発明が解決しようとする課題】ところで、上記図７に
示した１番目のメモリ割付の例では、Ｉ／Ｏ装置の入出
力データのワード数が大きくなると、図８に示した２番
目のメモリ割付の例に比較して、Ｉ／Ｏ装置の接続可能
個数が極端に少なくなるという問題が発生する。例え
ば、全てのＩ／Ｏ装置の入出力データが１６ワードにな
った場合、２番目のメモリ割付の例では、１６ワードの
メモリ領域が３２局設定されているのでＩ／Ｏ装置３２
個が接続可能であるのに対して、１番目のメモリ割付の
例では、１００メモリ局番（＝１００ワード）÷１６ワ
ード＝６．２５、即ち接続可能なＩ／Ｏ装置は６個のみ
である。したがって、ワード数の大きなＩ／Ｏ装置を６
個より多数接続する必要が生じた場合は当該ＰＣの運用
ができないという欠点がある。

【００２１】一方、上記２番目のメモリ割付の例では、
Ｉ／Ｏ装置の入出力ワード数の多少にかかわらず、Ｉ／
Ｏ装置の接続可能個数が限定されるという問題が生ず
る。例えば、全てのＩ／Ｏ装置の入出力データが１ワー
ドになった場合、１番目のメモリ割付の例では、１００
メモリ局番（＝１００ワード）÷１ワード＝１００であ
って、接続可能なＩ／Ｏ装置は１００個となるのに対し
て、２番目のメモリ割付の例では、４ワード３２局及び
１６ワード３２局の中のいずれかの局へ局番が重複しな
いように割り付けるので接続可能なＩ／Ｏ装置は３２個
のみとなる。したがって、この場合は、３２個より多数
のＩ／Ｏ装置を接続する必要が生ずると、やはり当該Ｐ
Ｃの運用が不可能になるという不都合が生じ、種々問題
があった。

【００２２】本発明の目的は、Ｉ／Ｏ装置に対するＩ／
Ｏメモリの入出力割付を随時変更して設定できる入出力
割付可変プログラマブルコントローラを提供することで
ある。

【００２３】

【課題を解決するための手段および作用】本発明の手段
および作用は次の通りである。請求項１記載の発明で
は、ディジタル境界値設定手段１は、それぞれが装置番
号を有する複数のディジタル入出力装置に対して入出力
されるデータのメモリ入出力領域における境界値を設定
する。

【００２４】ディジタルアドレス設定手段２は、上記複
数のディジタル入出力装置に対する入出力データの先頭
アドレスを設定する。ディジタルテーブル生成手段３
は、上記複数のディジタル入出力装置のそれぞれの装置
番号と、ディジタル境界値設定手段１により設定される
境界値と、ディジタルアドレス設定手段２により設定さ
れる先頭アドレスとに基づいて、上記複数のディジタル
入出力装置のそれぞれの装置番号とメモリ入出力領域の
アドレスとが対応するディジタル入出力データ割付テー
ブルを生成する。

【００２５】ディジタル入出力手段４は、ディジタルテ
ーブル生成手段３により生成されたディジタル入出力デ
ータ割付テーブルに基づいて上記複数のディジタル入出
力装置に対するデータの入出力を行う。

【００２６】これにより、それぞれのディジタル入出力
装置に対する入出力メモリの割付けを随時変更でき、そ
の変更した入出力割付によりディジタル入出力データの
入出力を行うことができるようになる。

【００２７】請求項２記載の発明では、アナログ境界値
設定手段５は、それぞれが装置番号を有するアナログ入
出力装置に対して入出力されるデータのメモリ入出力領
域における境界値を設定する。

【００２８】アナログアドレス設定手段６は、上記複数
のアナログ入出力装置に対する入出力データの先頭アド
レスを設定する。アナログテーブル生成手段７は、上記
複数のアナログ入出力装置のそれぞれの装置番号と、ア
ナログ境界値設定手段７により設定される境界値と、ア
ナログアドレス設定手段６により設定される先頭アドレ
スとに基づいて、上記複数のアナログ入出力装置のそれ
ぞれの装置番号とメモリ入出力領域のアドレスとが対応
するアナログ入出力データ割付テーブルを生成する。

【００２９】アナログ入出力手段８は、アナログテーブ
ル生成手段７により生成されたアナログ入出力データ割
付テーブルに基づいて上記複数のアナログ入出力装置に
対するデータの入出力を行う。

【００３０】これにより、それぞれのアナログ入出力装
置に対する入出力メモリの割付けを随時変更でき、その
変更した入出力割付によりアナログ入出力データの入出
力を行うことができるようになる。

【００３１】

【実施例】以下、図面を参照しながら本発明の実施例に
ついて説明する。図２は、第１の実施例に係わるプログ
ラマブルコントローラの構成を示すブロック図である。

【００３２】同図において、プログラマブルコントロー
ラ１０は、演算及び制御を行うＣＰＵ(Central Process
ing Unit) １００と、そのＣＰＵ部１００の制御に基づ
いて複数の入出力被制御装置に対してデータを入出力す
るＩ／Ｏ部１２０とに分かれている。そのＩ／Ｏ部１２
０とＣＰＵ部１００とはバス１１０を介して接続されて
いる。

【００３３】ＣＰＵ部１００は、ユーザプログラムによ
り動作する演算部１０１、システムのセットアップ時に
オン又はオフに設定されるフラグレジスタ部１０２、そ
のフラグレジスタ部１０２のオン／オフの状態に対応し
て所定のメモリ条件を設定するメモリ条件設定部１０
３、そのメモリ条件設定部１０３に設定されるメモリ条
件に基づいてデータ入出力テーブルを作成して記憶する
データテーブル部１０４、そのデータテーブル部１０４
に記憶されるデータ入出力テーブルに基づいて上記演算
部１０１とＩ／Ｏ部１２０間で入出力されるデータを、
Ｉ／Ｏ装置とそのＩ／Ｏ装置に割付けられたメモリ記憶
領域に対応付けて記憶するＩ／Ｏメモリ１０５、及びそ
の入出力データを一時的に蓄え、バス１１０を介してＩ
／Ｏ部１２０とデータの入出力を行うＩ／Ｏバッファ１
０６からなっている。

【００３４】Ｉ／Ｏ部１２０は、複数の入出力被制御装
置とデータを入出力するＩ／Ｏ装置（インタフェース）
１２０−１、１２０−２・・・１２０−ｎから成る。そ
れらのＩ／Ｏ装置１２０−ｉ（ｉ＝１、２・・・ｎ）
は、それぞれ装置局番設定器１３０−ｉ（ｉ＝１、２・
・・ｎ）を有しており、それらの装置局番設定器１３０
−ｉには２桁の装置局番が設定される。

【００３５】図３(a),(b),(c) に、上記ＣＰＵ部１００
のフラグレジスタ部１０２、メモリ条件設定部１０３、
及びデータテーブル部１０４のデータ構成を示す。ま
ず、同図(a) に示すフラグレジスタ部１０２は、システ
ムのセットアップ時に設定されるオン又はオフ情報を記
憶する。

【００３６】つぎに、同図(b) に示すメモリ条件設定部
１０３は、メモリＤＢ１０３−１、メモリＤＴ１０３−
２、メモリＡＢ１０３−３、及びメモリＡＴ１０３−４
の４つのメモリ領域からなる。上記メモリＤＢ１０３−
１はディジタルＩ／Ｏ入出力データのバウンダリ値を記
憶し、メモリＤＴ１０３−２はディジタルＩ／Ｏ入出力
データの先頭アドレスを記憶する。また、メモリＡＢ１
０３−３はアナログＩ／Ｏ入出力データのバウンダリ値
を記憶し、メモリＡＴ１０３−４はアナログＩ／Ｏ入出
力データの先頭アドレスを記憶する。

【００３７】上記バウンダリ値は、ハーフワードやダブ
ルワード等固定長フィールドに対応して主記憶装置（Ｉ
／Ｏメモリ１０５）の中で与えられる情報単位のメモリ
規定境界を表し、例えば、従来例における図７の場合で
あれば、データバウンダリ値は「１」である。また、従
来例の図８の場合においては、ディジタル入出力データ
領域のデータバウンダリ値は「４」であり、アナログ入
出力データ領域のデータのバウンダリ値は「１６」であ
る。

【００３８】本実施例においては、上記フラグレジスタ
部１０２がオンの時は、メモリＤＢ１０３−１には
「１」、メモリＤＴ１０３−２には「０」、メモリＡＢ
１０３−３には「１」、及びメモリＡＴ１０３−４には
「０」が記憶される。一方、フラグレジスタ部１０２が
オフの時は、メモリＤＢ１０３−１には「４」、メモリ
ＤＴ１０３−２には「０」、メモリＡＢ１０３−３には
「１６」、そしてメモリＡＴ１０３−４には「１２８」
が記憶される。

【００３９】続いて、図３(c) に示すデータテーブル部
１０４について説明する。データテーブル部１０４は、
「０」から「９９」まで１００個の装置局番とその装置
局番に割付けられるＩ／Ｏメモリのアドレスとで構成さ
れるデータ入出力テーブルを有する。このデータ入出力
テーブルを構成するＩ／Ｏメモリのアドレスは、次に説
明する演算により算出され、それぞれの装置局番に対応
して割付けられる。

【００４０】すなわち、ディジタルＩ／Ｏ装置について
は、数式ＤＴ＋ＤＢ×ＰＮ＝ＡＤ、アナログＩ／Ｏ装置
については、数式ＡＴ＋ＡＢ×ＰＮ＝ＡＤにより、それ
ぞれの装置局番に対応するメモリアドレスが算出され
る。ここで、ＤＴはメモリＤＴ１０３−２に設定される
ディジタル入出力データ領域の先頭アドレス、ＤＢはメ
モリＤＢ１０３−１に設定されるディジタル入出力デー
タのバウンダリ値、ＰＮはＩ／Ｏ装置１２０−ｉの装置
局番設定器１３０−ｉに設定される局番、ＡＴはメモリ
ＡＴ１０３−３に設定されるアナログ入出力データ領域
の先頭アドレス、ＡＢはメモリＡＢ１０３−４に設定さ
れるアナログ入出力データのバウンダリ値、及びＡＤは
演算により算出されるメモリアドレスである。

【００４１】次に、上記構成の実施例の動作について、
説明する。まず、システム立ち上がり時において、フラ
グレジスタ部１０２がオンに設定された場合について説
明する。フラグレジスタ部１０２がオンの時には、メモ
リＤＢ１０３−１は「１」（以下、ＤＢ＝１のごとくに
記載）、ＤＴ＝０、ＡＢ＝１及びＡＴ＝０に設定され
る。

【００４２】したがって、例えばＩ／Ｏ装置１２０−１
がディジタルＩ／Ｏ装置であり、装置局番が「００」で
あるとすれば、上記数式ＤＴ＋ＤＢ×ＰＮ＝ＡＤによ
り、０（ＤＴ）＋１（ＤＢ）×００（ＰＮ）＝０が算出
される。すなわち、装置局番「００」のＩ／Ｏ装置１２
０−１に割付けられるメモリアドレスＡＤは「００」と
算出され、図３(c) に示すデータ入出力テーブルの装置
局番「００」に対応してアドレス「００」が設定され
る。

【００４３】また、Ｉ／Ｏ装置１２０−２もディジタル
Ｉ／Ｏ装置であり、装置局番が「０２」であるとすれ
ば、同じく数式ＤＴ＋ＤＢ×ＰＮ＝ＡＤにより、０（Ｄ
Ｔ）＋１（ＤＢ）×０２（ＰＮ）＝２が算出される。す
なわち、装置局番「０２」のＩ／Ｏ装置１２０−２に割
付けられるメモリアドレスＡＤは「０２」と算出され
る。そして、データ入出力テーブルには、装置局番「０
２」に対応してアドレス「０２」が設定される。

【００４４】さらに、Ｉ／Ｏ装置１２０−ｎがアナログ
Ｉ／Ｏ装置であり、装置局番が「３１」であるとすれ
ば、この場合は上記数式ＡＴ＋ＡＢ×ＰＮ＝ＡＤが用い
られる。そして、０（ＡＴ）＋１（ＡＢ）×３１（Ｐ
Ｎ）＝３１が算出され、装置局番「３１」のＩ／Ｏ装置
１２０−ｎに割付けられるメモリアドレスＡＤは「３
１」となって、データ入出力テーブルの装置局番「３
１」に対応してアドレス「３１」が設定される。

【００４５】図２に示すＣＰＵ部１００が、データを入
出力する毎に上記設定されたデータテーブル部１０４の
データ入出力テーブルが参照され、入出力データが格納
されるメモリ領域がデータ入出力テーブル上のアドレス
と当該Ｉ／Ｏ装置のワード数により判別され、そのアド
レスと対応するＩ／Ｏ装置１２０−ｉが同じくデータ入
出力テーブルの装置局番により判別されて、Ｉ／Ｏ装置
とメモリ領域との割付けが行われる。すなわち、上述し
たように、アドレス「００」にはＩ／Ｏ装置局番「０
０」が、アドレス「０２」にはＩ／Ｏ装置局番「０２」
が、アドレス「３１」にはＩ／Ｏ装置局番「３１」が、
それぞれ割り付けられる。

【００４６】このように、本実施例においては、図７の
従来例と同様に、バウンダリ値が「１」で且つディジタ
ル、アナログ共に入出力データのメモリ先頭アドレスが
「００」のときは、Ｉ／Ｏ装置１２０−ｉに対して、図
７の従来例と全く同様なＩ／Ｏ割付けが実現できる。

【００４７】次に、システム立ち上がり時において、フ
ラグレジスタ部１０２がオフに設定された場合の動作を
説明する。フラグレジスタ部１０２がオフの時には、Ｄ
Ｂ＝４、ＤＴ＝０、ＡＢ＝１６及びＡＴ＝１２８に設定
される。

【００４８】この場合も、Ｉ／Ｏ装置１２０−１がディ
ジタルＩ／Ｏ装置であり、装置局番が「００」であると
すれば、数式ＤＴ＋ＤＢ×ＰＮ＝ＡＤにより、０（Ｄ
Ｔ）＋４（ＤＢ）×００（ＰＮ）＝０が算出される。す
なわち、装置局番「００」のＩ／Ｏ装置１２０−１に割
付けられるメモリアドレスＡＤは「００」と算出され
る。そして、図３(c) に示すデータ入出力テーブルの装
置局番「００」に対応してアドレス「００」が設定され
る。

【００４９】また、Ｉ／Ｏ装置１２０−２もディジタル
Ｉ／Ｏ装置であり、装置局番が「０２」であるとすれ
ば、同じく数式ＤＴ＋ＤＢ×ＰＮ＝ＡＤにより、０（Ｄ
Ｔ）＋４（ＤＢ）×０２（ＰＮ）＝８が算出される。す
なわち、装置局番「０２」のＩ／Ｏ装置１２０−２に割
付けられるメモリアドレスＡＤは「０８」と算出され、
データ入出力テーブルの装置局番「０２」に対応してア
ドレス「０８」が設定される。

【００５０】さらに、Ｉ／Ｏ装置１２０−ｎがアナログ
Ｉ／Ｏ装置であり、装置局番が「３１」であるとすれ
ば、この場合は数式ＡＴ＋ＡＢ×ＰＮ＝ＡＤにより、１
２８（ＡＴ）＋１６（ＡＢ）×３１（ＰＮ）＝６２４が
算出される。すなわち、装置局番「３１」のＩ／Ｏ装置
１２０−ｎに割付けられるメモリアドレスＡＤは「６２
４」と算出され、データ入出力テーブルの装置局番「３
１」に対応してアドレス「６２４」が設定される。

【００５１】したがって、この場合は、ＣＰＵ部１００
がデータを入出力する毎に、上記データ入出力テーブル
に基づいて、Ｉ／Ｏ装置局番「００」にはアドレス「０
０」が、Ｉ／Ｏ装置局番「０２」にはアドレス「０８」
が、Ｉ／Ｏ装置局番「３１」にはアドレス「１２８」
が、それぞれ割付けられる。

【００５２】このように、本実施例においては、図８の
従来例のように、バウンダリ値がディジタル入出力デー
タについては「４」、アナログ入出力データについては
「１６」、ディジタル入出力データのメモリ先頭アドレ
スが「００」、アナログ入出力データのメモリ先頭アド
レスが「１２８」の場合にも、Ｉ／Ｏ装置１２０−ｉに
対して、図８の従来例と全く同様のＩ／Ｏ割付けが実現
できる。

【００５３】上記実施例においては、ディジタル入出力
データ及びアナログ入出力データのバウンダリ値及び先
頭アドレスについて、それぞれ２組の設定値を予め定め
ておき、フラグレジスタ１０２のオン／オフに基づいて
上記２組の設定値から１組の設定値を選択するようにし
ているが、設定値を予め決めることなく、任意に設定す
るようにしてもよい。これを、他の実施例として以下に
説明する。

【００５４】図４は、第２の実施例に係わるプログラマ
ブルコントローラの構成を示すブロック図である。同図
において、図２に示す第１の実施例と同一構成部分につ
いては同一番号を付与して示す。ＣＰＵ部１０１には、
第１の実施例に示したフラグレジスタ部１０２が除か
れ、設定値設定部１０７が設けられる。その設定値設定
部１０７には、外部に設けられる例えば液晶パネルから
なる表示部１４０が接続される。その他の構成は、第１
の実施例と同一である。

【００５５】図５に、上記表示部１４０に表示される表
示画面の一例を示す。この表示は、システム立ち上がり
時において、設定値設定部１０７により、例えばメモリ
１０５の他のデータ領域に予め記憶されている表示デー
タが読み出されて表示される。

【００５６】同図において、表示部１４０の画面上方に
は、この表示がＩ／Ｏメモリの割り付け設定のための表
示画面であることを示す「Ｉ／Ｏ割付設定画面」が表示
され、その下方、１段目には、入力すべき設定値がなん
であるかを示す「ディジタルＩ／Ｏメモリバウンダリ設
定値」と、入力された設定値を表示するための囲い枠
と、設定値が記憶されるメモリ領域を示す「ＤＢ」が表
示されている。２段目には、同じく入力すべき設定値が
なんであるかを示す「ディジタルＩ／Ｏメモリ先頭アド
レス設定値」と、入力された設定値を表示するための囲
い枠と、設定値が記憶されるメモリ領域を示す「ＤＴ」
が表示されている。同様に、３段目には、「アナログＩ
／Ｏメモリバウンダリ設定値」、囲い枠、及び「ＡＢ」
が表示され、４段目には「アナログＩ／Ｏメモリ先頭ア
ドレス設定値」、囲い枠、及び「ＡＴ」が表示されてい
る。

【００５７】設定値設定部１０７には、特には図示しな
いが、テンキー、カーソルキー等を有するキーボードが
接続されており、カーソルキーによって上記囲い枠の１
つが選択され、テンキーによってその選択された囲い枠
表示部分に対応する設定値が入力される。これらの入力
された設定値は、メモリ条件設定部１０３により各メモ
リ領域（メモリＤＢ１０３−１、ＤＴ１０３−２、ＡＢ
１０３−３、及びＡＴ１０３−４）に記憶されるように
なっている。

【００５８】これにより、ディジタル入出力データ及び
アナログ入出力データそれぞれについて任意のバウンダ
リ値及び先頭アドレスを設定することができる。これら
の設定されたバウンダリ値及び先頭アドレスに基づい
て、前述した演算により装置局番に対応するＩ／Ｏメモ
リのアドレスが算出され、それらの算出されたアドレス
がデータテーブル部１０４のデータ入出力テーブル上
で、それぞれの装置局番に対応して設定される。

【００５９】そして、第１の実施例と同様に、図２に示
すＣＰＵ部１００が、データを入出力する毎に上記設定
されたデータテーブル部１０４のデータ入出力テーブル
が参照され、Ｉ／Ｏ装置に対するメモリ領域の割付けが
行われて、データの入出力が実行される。

【００６０】このように、上記第２の実施例によれば、
随時にＩ／Ｏ割付を変更して運用することができる。

【００６１】

【発明の効果】本発明によれば、Ｉ／Ｏ装置に対するＩ
／Ｏメモリの入出力割付を随時変更して設定できるの
で、接続されるＩ／Ｏ装置のワード数に変更があった
り、Ｉ／Ｏ装置の個数に変更があっても、それらの変更
に応じて随意に入出力割付を変更できるため、ＰＣの用
途によってメモリの設計を変更する必要がなくＰＣの運
用効率が向上する。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】第１の実施例のプログラマブルコントローラの
構成を示すブロック図である。

【図３】(a) はフラグレジスタ部のデータ構成、(b) は
メモリ条件設定部のデータ構成、(c) はデータテーブル
部のデータ構成を示す図である。

【図４】第２の実施例のプログラマブルコントローラの
構成を示すブロック図である。

【図５】表示画面により任意に入力される設定値につい
て説明する図である。

【図６】従来のプログラマブルコントローラの構成を示
す図である。

【図７】従来のＩ／Ｏ割付の一例を示す図である。

【図８】従来のＩ／Ｏ割付の他の例を示す図である。

【符号の説明】

１ ディジタル境界値設定手段 ２ ディジタルアドレス設定手段 ３ ディジタルテーブル生成手段 ４ ディジタル入出力手段 ５ アナログ境界値設定手段 ６ アナログアドレス設定手段 ７ アナログテーブル生成手段 ８ アナログ入出力手段

Claims (2)

【特許請求の範囲】
1. 【請求項１】 それぞれが装置番号を有する複数のディ
   ジタル入出力装置に対して入出力されるデータのメモリ
   入出力領域における境界値を設定するディジタル境界値
   設定手段(1) と、 前記複数のディジタル入出力装置に対する入出力データ
   の先頭アドレスを設定するディジタルアドレス設定手段
   (2) と、 前記複数のディジタル入出力装置のそれぞれの装置番号
   と、前記ディジタル境界値設定手段(1) により設定され
   る境界値と、前記ディジタルアドレス設定手段(2) によ
   り設定される先頭アドレスとに基づいて、前記複数のデ
   ィジタル入出力装置のそれぞれの装置番号とメモリ入出
   力領域のアドレスとが対応するディジタル入出力データ
   割付テーブルを生成するディジタルテーブル生成手段
   (3) と、 該ディジタルテーブル生成手段(3) により生成されたデ
   ィジタル入出力データ割付テーブルに基づいて前記複数
   のディジタル入出力装置に対するデータの入出力を行う
   ディジタル入出力手段(4) とを有することを特徴とする
   入出力割付可変プログラマブルコントローラ。
2. 【請求項２】 それぞれが装置番号を有するアナログ入
   出力装置に対して入出力されるデータのメモリ入出力領
   域における境界値を設定するアナログ境界値設定手段
   (5) と、 前記複数のアナログ入出力装置に対する入出力データの
   先頭アドレスを設定するアナログアドレス設定手段(6)
   と、 前記複数のアナログ入出力装置のそれぞれの装置番号
   と、前記アナログ境界値設定手段(5) により設定される
   境界値と、前記アナログアドレス設定手段(6) により設
   定される先頭アドレスとに基づいて、前記複数のアナロ
   グ入出力装置のそれぞれの装置番号とメモリ入出力領域
   のアドレスとが対応するアナログ入出力データ割付テー
   ブルを生成するアナログテーブル生成手段(7) と、 該アナログテーブル生成手段(7) により生成されたアナ
   ログ入出力データ割付テーブルに基づいて前記複数のア
   ナログ入出力装置に対するデータの入出力を行うアナロ
   グ入出力手段(8) とを有することを特徴とする入出力割
   付可変プログラマブルコントローラ。