JPH04266047A - 埋め込み層形成に相当するｓｏｉ型半導体装置の製造方法及び半導体装置 - Google Patents
埋め込み層形成に相当するｓｏｉ型半導体装置の製造方法及び半導体装置Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＳＯＩ型基板に形成され
る半導体装置の製造方法及び該方法により形成される半
導体装置に関わり、特に高不純物濃度の埋め込み領域と
同等の機能を持つ不純物拡散領域の形成を含む半導体装
置の製造方法に関わる。
る半導体装置の製造方法及び該方法により形成される半
導体装置に関わり、特に高不純物濃度の埋め込み領域と
同等の機能を持つ不純物拡散領域の形成を含む半導体装
置の製造方法に関わる。
【０００２】集積回路（ＩＣ）が形成される半導体基板
は、全体が単結晶であるものの他に、絶縁材料上に単結
晶半導体の薄層を設けたものも用いられる。後者には支
持基板としてシリコン（Ｓｉ）単結晶ウエハを持つもの
が多いが、支持基板の材質には関わりなく、一般にＳＯ
Ｉ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板
と呼ばれている。
は、全体が単結晶であるものの他に、絶縁材料上に単結
晶半導体の薄層を設けたものも用いられる。後者には支
持基板としてシリコン（Ｓｉ）単結晶ウエハを持つもの
が多いが、支持基板の材質には関わりなく、一般にＳＯ
Ｉ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板
と呼ばれている。
【０００３】通常のシリコンウエハにＩＣを形成する場
合、素子と基板の間はｐｎ接合によって分離されるので
、この接合容量が素子特性の向上を妨げる場合が多いの
に対し、ＳＯＩ基板を用いれば、素子と基板の間は絶縁
膜によって分離されるので寄生容量の影響が少なく、更
に、隣接素子間の絶縁分離も容易に行い得るという利点
がある。
合、素子と基板の間はｐｎ接合によって分離されるので
、この接合容量が素子特性の向上を妨げる場合が多いの
に対し、ＳＯＩ基板を用いれば、素子と基板の間は絶縁
膜によって分離されるので寄生容量の影響が少なく、更
に、隣接素子間の絶縁分離も容易に行い得るという利点
がある。
【０００４】ところが、ＳＯＩ基板に高性能のバイポー
ラトランジスタを作り込む場合、従来若干の問題があっ
た。即ち、バイポーラトランジスタを高速化するには、
コレクタ抵抗を必要以上に高くしないことが要求される
のであるが、それに応えるために通常は素子形成層の内
部に低抵抗の埋め込み層が設けられる。しかしＳＯＩ型
のＩＣの製造では、後述するように、埋め込み層形成済
の基板を用いることになるため、埋め込み層の配設位置
を自由に設定することができず、素子配置が大きく制約
されることになる。
ラトランジスタを作り込む場合、従来若干の問題があっ
た。即ち、バイポーラトランジスタを高速化するには、
コレクタ抵抗を必要以上に高くしないことが要求される
のであるが、それに応えるために通常は素子形成層の内
部に低抵抗の埋め込み層が設けられる。しかしＳＯＩ型
のＩＣの製造では、後述するように、埋め込み層形成済
の基板を用いることになるため、埋め込み層の配設位置
を自由に設定することができず、素子配置が大きく制約
されることになる。
【０００５】この点は特にバイポーラ型のＩＣを形成す
る場合に大きな障害となる。トランジスタを自由に配置
しようとすれば汎用のＳＯＩ基板を用いることはできな
いので、ＳＯＩ基板の製造から始めることになる。従っ
て、埋め込み層を持たないＳＯＩ基板に、埋め込み層を
随意に形成する方法が開発されれば半導体技術の発展に
資するところ大であるといえる。
る場合に大きな障害となる。トランジスタを自由に配置
しようとすれば汎用のＳＯＩ基板を用いることはできな
いので、ＳＯＩ基板の製造から始めることになる。従っ
て、埋め込み層を持たないＳＯＩ基板に、埋め込み層を
随意に形成する方法が開発されれば半導体技術の発展に
資するところ大であるといえる。
【０００６】
【従来の技術】単結晶Ｓｉ基板に埋め込み層を形成する
最も一般的な方法は、基板表面の所定位置に不純物を拡
散して高濃度領域を作り、その上に素子形成層をエピタ
キシャル成長させるものである。
最も一般的な方法は、基板表面の所定位置に不純物を拡
散して高濃度領域を作り、その上に素子形成層をエピタ
キシャル成長させるものである。
【０００７】この方法では埋め込み層を任意の位置に形
成し得るという長所はあるが、選択拡散とエピタキシャ
ル成長の工程が加わることになる。特に、ＳＯＩ型基板
では素子形成層の厚さが１μｍ以下の場合が多く、この
ような処理を施した後にその厚さを所定値に合わせるこ
とは容易とは言えない。
成し得るという長所はあるが、選択拡散とエピタキシャ
ル成長の工程が加わることになる。特に、ＳＯＩ型基板
では素子形成層の厚さが１μｍ以下の場合が多く、この
ような処理を施した後にその厚さを所定値に合わせるこ
とは容易とは言えない。
【０００８】典型的なＳＯＩ基板の製造方法は、２枚の
単結晶Ｓｉウエハを酸化膜を介して貼り合わせるもので
あるが、この方法によって埋め込み層を持つＳＯＩ基板
を形成する工程が図８（ａ）〜（ｄ）に示されている。 以下、この図面を参照しながら説明する。
単結晶Ｓｉウエハを酸化膜を介して貼り合わせるもので
あるが、この方法によって埋め込み層を持つＳＯＩ基板
を形成する工程が図８（ａ）〜（ｄ）に示されている。 以下、この図面を参照しながら説明する。
【０００９】同図（ａ）には貼り合わせる一方のＳｉウ
エハが示されており、Ｓｉウエハ１０の表面に埋め込み
層１６が形成され、更に全域がＳｉＯ２膜２で被覆され
ている。 埋め込み層は、この時点では未だ表面に設けられた不純
物導入領域であるが、便宜的にこのように呼ぶことにす
る。また、埋め込み層の形成はイオン注入によるのが通
常であるが、その他の不純物導入方法すなわちガス拡散
や個体拡散に依ってもかまわない。その後の熱酸化によ
って表面全域が厚さ１μｍ程度のＳｉＯ２膜で覆われる
。
エハが示されており、Ｓｉウエハ１０の表面に埋め込み
層１６が形成され、更に全域がＳｉＯ２膜２で被覆され
ている。 埋め込み層は、この時点では未だ表面に設けられた不純
物導入領域であるが、便宜的にこのように呼ぶことにす
る。また、埋め込み層の形成はイオン注入によるのが通
常であるが、その他の不純物導入方法すなわちガス拡散
や個体拡散に依ってもかまわない。その後の熱酸化によ
って表面全域が厚さ１μｍ程度のＳｉＯ２膜で覆われる
。
【００１０】同図（ｂ）には貼り合わせの他方のＳｉウ
エハ１１が示されており、これは通常のＳｉウエハであ
る。 これ等２枚のウエハを埋め込み層形成面を内にして重ね
合わせ、熱処理を加えると、同図（ｃ）に示される如く
、ＳｉＯ２膜を仲介にして両ウエハは強固に接着する。
エハ１１が示されており、これは通常のＳｉウエハであ
る。 これ等２枚のウエハを埋め込み層形成面を内にして重ね
合わせ、熱処理を加えると、同図（ｃ）に示される如く
、ＳｉＯ２膜を仲介にして両ウエハは強固に接着する。
【００１１】次いで同図（ｄ）に示されるように、埋め
込み層形成側のウエハを研磨し、その厚さを減ずれば、
素子形成層４の底部に埋め込み層を持つＳＯＩ基板が出
来上がる。
込み層形成側のウエハを研磨し、その厚さを減ずれば、
素子形成層４の底部に埋め込み層を持つＳＯＩ基板が出
来上がる。
【００１２】
【発明が解決しようとする課題】上に説明したように、
埋め込み層を持つＳＯＩ基板の製造にはウエハ研磨工程
が含まれる。これは一般にウエハプロセスと呼ばれる処
理工程とは異質のものであり、ＩＣの製造工程に組み入
れるのは適当でない。従って、ＳＯＩ型のＩＣの製造に
於いてはウエハ研磨行程を含むＳＯＩ型基板の製造と、
埋め込み層の形成とは切り離して行われることが望まし
い。
埋め込み層を持つＳＯＩ基板の製造にはウエハ研磨工程
が含まれる。これは一般にウエハプロセスと呼ばれる処
理工程とは異質のものであり、ＩＣの製造工程に組み入
れるのは適当でない。従って、ＳＯＩ型のＩＣの製造に
於いてはウエハ研磨行程を含むＳＯＩ型基板の製造と、
埋め込み層の形成とは切り離して行われることが望まし
い。
【００１３】本発明の目的は通常のＳＯＩ型基板の素子
形成層内部に高不純物濃度層を形成する方法を提供する
ことであり、他の目的は埋め込み領域を持たないＳＯＩ
基板に形成され且つ埋め込みコレクタ型のトランジスタ
と同等の性能を備えたトランジスタを提供することであ
る。
形成層内部に高不純物濃度層を形成する方法を提供する
ことであり、他の目的は埋め込み領域を持たないＳＯＩ
基板に形成され且つ埋め込みコレクタ型のトランジスタ
と同等の性能を備えたトランジスタを提供することであ
る。
【００１４】
【課題を解決するための手段】上記目的を達成するため
、本発明の半導体装置の製造方法では、半導体単結晶内
に於けるよりも速やかな不純物拡散が行われる補助層を
設けることにより、埋め込み層に相当する不純物拡散領
域を形成することが行われる。より具体的には、素子形
成層と該層を支持基板から絶縁すべく設けられた絶縁層
との間にポリＳｉ層を設け、該ポリＳｉ層を通じての横
方向拡散により素子形成層内部の不純物濃度を高め、コ
レクタ埋め込み領域が形成された場合と等価な構造を得
ることが行われる。
、本発明の半導体装置の製造方法では、半導体単結晶内
に於けるよりも速やかな不純物拡散が行われる補助層を
設けることにより、埋め込み層に相当する不純物拡散領
域を形成することが行われる。より具体的には、素子形
成層と該層を支持基板から絶縁すべく設けられた絶縁層
との間にポリＳｉ層を設け、該ポリＳｉ層を通じての横
方向拡散により素子形成層内部の不純物濃度を高め、コ
レクタ埋め込み領域が形成された場合と等価な構造を得
ることが行われる。
【００１５】
【作用】図１（ａ）及び（ｂ）は本発明の原理を説明す
る図であり、以下該図面を参照しながら説明する。
る図であり、以下該図面を参照しながら説明する。
【００１６】（ａ）図に於いて、１は通常単結晶Ｓｉで
ある支持基板、２は絶縁層であるＳｉＯ２膜、３はポリ
Ｓｉ層、４は単結晶Ｓｉの素子形成層である。これに砒
素（Ａｓ）のような不純物をイオン注入してｎ＋ 領域
５を形成する。ｎ＋ 領域の形成はガス拡散、或いはＡ
ＳＧからの拡散のような方法に依ってもよい。
ある支持基板、２は絶縁層であるＳｉＯ２膜、３はポリ
Ｓｉ層、４は単結晶Ｓｉの素子形成層である。これに砒
素（Ａｓ）のような不純物をイオン注入してｎ＋ 領域
５を形成する。ｎ＋ 領域の形成はガス拡散、或いはＡ
ＳＧからの拡散のような方法に依ってもよい。
【００１７】注入された不純物の活性化を兼ねて熱処理
を施すと、ｎ＋ 領域中のＡｓはポリＳｉ中に拡散する
が、ポリＳｉ中の不純物拡散は単結晶中に比べ略１桁速
やかであるから、ポリＳｉ中を横に拡散した不純物は素
子形成層中にも拡散し、（ｂ）図に示す如く、素子形成
層の底部にもｎ＋ 領域６が形成される。
を施すと、ｎ＋ 領域中のＡｓはポリＳｉ中に拡散する
が、ポリＳｉ中の不純物拡散は単結晶中に比べ略１桁速
やかであるから、ポリＳｉ中を横に拡散した不純物は素
子形成層中にも拡散し、（ｂ）図に示す如く、素子形成
層の底部にもｎ＋ 領域６が形成される。
【００１８】この素子形成層底部のｎ＋ 領域６は基板
表面から始まるｎ＋ 領域５に接続されているが、埋め
込み層を基板表面に導出する構造は通常必要であるから
、上記処理によって得られる構造はＳＯＩ基板形成時に
埋め込み層を設けたものと等価である。また、ここでは
埋め込み層の導電型をｎ型としたが、ｐ型であっても同
様である。
表面から始まるｎ＋ 領域５に接続されているが、埋め
込み層を基板表面に導出する構造は通常必要であるから
、上記処理によって得られる構造はＳＯＩ基板形成時に
埋め込み層を設けたものと等価である。また、ここでは
埋め込み層の導電型をｎ型としたが、ｐ型であっても同
様である。
【００１９】
【実施例】図２（ａ）〜（ｄ）は本発明に用いられるＳ
ＯＩ基板の製造工程を示す模式図である。以下、同図が
参照される。
ＯＩ基板の製造工程を示す模式図である。以下、同図が
参照される。
【００２０】（ａ）図は単結晶Ｓｉウエハ４’の表面に
ポリＳｉ層３を堆積形成した状態を示す。該ウエハの仕
様はｎ型、比抵抗１Ωｃｍであり、ポリＳｉ層は通常の
ＣＶＤ法によって厚さ０．１μｍに形成される。これと
貼り合わせるウエハは、（ｂ）図に示される如き単結晶
Ｓｉウエハ１’の表面に厚さ１μｍのＳｉＯ２膜２を熱
酸化により形成したものである。
ポリＳｉ層３を堆積形成した状態を示す。該ウエハの仕
様はｎ型、比抵抗１Ωｃｍであり、ポリＳｉ層は通常の
ＣＶＤ法によって厚さ０．１μｍに形成される。これと
貼り合わせるウエハは、（ｂ）図に示される如き単結晶
Ｓｉウエハ１’の表面に厚さ１μｍのＳｉＯ２膜２を熱
酸化により形成したものである。
【００２１】（ｃ）図の如くこれ等のウエハを重ね合わ
せ、熱処理を施して両者を接着せしめる。処理条件は通
常の貼り合わせウエハの形成と同じでよい。その後、ポ
リＳｉを被着した方のウエハを研磨し、（ｄ）図の如く
素子形成層４を所定の厚さに残す。なお、支持基板１は
Ｓｉウエハ１’と同じものである。以下に示す実施例で
はこのように形成されたＳＯＩ基板が使用され、素子形
成層の厚さは０．４〜０．７μｍである。
せ、熱処理を施して両者を接着せしめる。処理条件は通
常の貼り合わせウエハの形成と同じでよい。その後、ポ
リＳｉを被着した方のウエハを研磨し、（ｄ）図の如く
素子形成層４を所定の厚さに残す。なお、支持基板１は
Ｓｉウエハ１’と同じものである。以下に示す実施例で
はこのように形成されたＳＯＩ基板が使用され、素子形
成層の厚さは０．４〜０．７μｍである。
【００２２】図３は本発明の基本的な実施例を示す模式
図であり、請求項１の発明に対応する。以下、この図面
が参照される。支持基板１の上に厚さ１μｍのＳｉＯ２
膜２、厚さ０．１μｍのポリＳｉ層３、厚さ０．４μｍ
の素子形成層４が設けられている。この素子形成層上に
適当なマスクを設け、選択的にＡｓ＋ をイオン注入す
る。注入条件は加速電圧１００ＫｅＶ， ドーズ量 １
×１０１６ｃｍ−２である。
図であり、請求項１の発明に対応する。以下、この図面
が参照される。支持基板１の上に厚さ１μｍのＳｉＯ２
膜２、厚さ０．１μｍのポリＳｉ層３、厚さ０．４μｍ
の素子形成層４が設けられている。この素子形成層上に
適当なマスクを設け、選択的にＡｓ＋ をイオン注入す
る。注入条件は加速電圧１００ＫｅＶ， ドーズ量 １
×１０１６ｃｍ−２である。
【００２３】これにＮ２中で１１００℃、１２０分の熱
処理を加えると、注入されたＡｓが活性化してｎ＋ 領
域５が形成されると共に、ＡｓはポリＳｉ中を拡散し、
更に素子形成層にも拡散してその底部に埋め込み型のｎ
＋ 領域６を形成する。この底部のｎ＋ 領域どうしが
連続するように条件を選べば、より広い素子形成領域に
埋め込み層が設けられることになる。
処理を加えると、注入されたＡｓが活性化してｎ＋ 領
域５が形成されると共に、ＡｓはポリＳｉ中を拡散し、
更に素子形成層にも拡散してその底部に埋め込み型のｎ
＋ 領域６を形成する。この底部のｎ＋ 領域どうしが
連続するように条件を選べば、より広い素子形成領域に
埋め込み層が設けられることになる。
【００２４】図４は上記基本的実施例を変形した本発明
の第２の実施例を示す模式図であり、請求項１の発明に
対応する。以下、この図面が参照される。支持基板１上
に設けられるＳｉＯ２膜２、ポリＳｉ層３の厚さは上記
実施例と同じであるが、素子形成層４の厚さはより大で
あって０．７μｍである。
の第２の実施例を示す模式図であり、請求項１の発明に
対応する。以下、この図面が参照される。支持基板１上
に設けられるＳｉＯ２膜２、ポリＳｉ層３の厚さは上記
実施例と同じであるが、素子形成層４の厚さはより大で
あって０．７μｍである。
【００２５】素子形成層の表面から選択エッチングを行
って、深さ０．５μｍの窪み７が掘られる。この窪み部
分に、加速電圧５０ＫｅＶ，ドーズ量１×１０１６ｃｍ
−２の条件でＡｓ＋ をイオン注入する。
って、深さ０．５μｍの窪み７が掘られる。この窪み部
分に、加速電圧５０ＫｅＶ，ドーズ量１×１０１６ｃｍ
−２の条件でＡｓ＋ をイオン注入する。
【００２６】これにＮ２中で１１００℃、１２０分の熱
処理を加えると、注入されたＡｓが活性化されてｎ＋
領域５が出来上がると共に、ＡｓはポリＳｉ中を拡散し
、更に素子形成層にも拡散してその底部に埋め込み型の
ｎ＋ 領域６が形成される。この実施例では、最初に不
純物が導入される素子形成層部分の厚さが減じられてい
るため、素子形成層の厚さが大であっても不純物の拡散
が効率よく行われる。
処理を加えると、注入されたＡｓが活性化されてｎ＋
領域５が出来上がると共に、ＡｓはポリＳｉ中を拡散し
、更に素子形成層にも拡散してその底部に埋め込み型の
ｎ＋ 領域６が形成される。この実施例では、最初に不
純物が導入される素子形成層部分の厚さが減じられてい
るため、素子形成層の厚さが大であっても不純物の拡散
が効率よく行われる。
【００２７】更に本実施例のように、ｎ＋ 領域５を形
成する単結晶の厚さを減じて行う場合には、該領域への
不純物導入方法として、砒素珪酸ガラス（ＡＳＧ）を不
純物源とする個体拡散法を利用することができる。この
場合、選択拡散用マスクである窒化膜は、窪み形成工程
の選択エッチング用マスクとしても利用できるので、マ
スク合わせの回数が増すことはない。
成する単結晶の厚さを減じて行う場合には、該領域への
不純物導入方法として、砒素珪酸ガラス（ＡＳＧ）を不
純物源とする個体拡散法を利用することができる。この
場合、選択拡散用マスクである窒化膜は、窪み形成工程
の選択エッチング用マスクとしても利用できるので、マ
スク合わせの回数が増すことはない。
【００２８】図５に示す実施例は、請求項３に対応する
発明の実施例であり、以下、同図を参照しながら説明す
る。ＳＯＩ基板の構造は上記各実施例と共通であって、
支持基板１、ＳｉＯ２膜２、ポリＳｉ層３、素子形成層
４から成る。分離領域は次のように形成される。
発明の実施例であり、以下、同図を参照しながら説明す
る。ＳＯＩ基板の構造は上記各実施例と共通であって、
支持基板１、ＳｉＯ２膜２、ポリＳｉ層３、素子形成層
４から成る。分離領域は次のように形成される。
【００２９】先ず、ＲＩＥの如き異方性のエッチング法
によって、表面からＳｉＯ２膜２に至るトレンチが掘ら
れる。熱酸化によりトレンチ内のＳｉ露出面に酸化膜１
２を形成した後、トレンチ内面を窒化膜１５で被覆する
。ＣＶＤ法によりポリＳｉ層を堆積し、エッチバックし
てトレンチ内をポリＳｉ１３で充填し、表面を酸化して
ＳｉＯ２層１４を形成する。
によって、表面からＳｉＯ２膜２に至るトレンチが掘ら
れる。熱酸化によりトレンチ内のＳｉ露出面に酸化膜１
２を形成した後、トレンチ内面を窒化膜１５で被覆する
。ＣＶＤ法によりポリＳｉ層を堆積し、エッチバックし
てトレンチ内をポリＳｉ１３で充填し、表面を酸化して
ＳｉＯ２層１４を形成する。
【００３０】このようにしてトレンチ型絶縁分離領域が
形成されたＳＯＩ基板に、図１の実施例に従ってｎ＋
領域５と埋め込み型ｎ＋ 領域６を形成する。この時、
ポリＳｉ層３はトレンチ型絶縁分離領域によって切断さ
れているので、この層を通じての不純物の拡散はそこで
停止し、それ以上に拡がることはない。即ち、本実施例
の発明によれば、埋め込み層に相当する高濃度領域の形
成範囲を限定することが出来る。
形成されたＳＯＩ基板に、図１の実施例に従ってｎ＋
領域５と埋め込み型ｎ＋ 領域６を形成する。この時、
ポリＳｉ層３はトレンチ型絶縁分離領域によって切断さ
れているので、この層を通じての不純物の拡散はそこで
停止し、それ以上に拡がることはない。即ち、本実施例
の発明によれば、埋め込み層に相当する高濃度領域の形
成範囲を限定することが出来る。
【００３１】以上の説明では分離領域形成後に埋め込み
層相当領域を形成しているが、図１の実施例で、素子形
成層の隣接する高濃度領域からの不純物拡散が相互に連
続するように形成した後、絶縁分離領域を設ければ、該
分離領域によって画定された領域全面に拡がった埋め込
み層が形成されることになる。
層相当領域を形成しているが、図１の実施例で、素子形
成層の隣接する高濃度領域からの不純物拡散が相互に連
続するように形成した後、絶縁分離領域を設ければ、該
分離領域によって画定された領域全面に拡がった埋め込
み層が形成されることになる。
【００３２】図６は請求項５に対応するバイポーラトラ
ンジスタの実施例の構造を模式的に示す断面図である。 以下、同図が参照される。このトランジスタが形成され
るＳＯＩ基板は上記各実施例と同じであり、鎖線で囲ま
れた区分２０に設けられたトレンチ型の絶縁分離領域は
図５の実施例の方法によって形成されたものである。ま
た、鎖線で囲まれた次の区分３０の構造は図４の実施例
の方法によって形成されたもので、ｎ＋ 領域３５はコ
レクタ引き出し領域であり、素子形成層底部のｎ＋ 領
域３６はコレクタ抵抗を下げる埋め込み層に相当する。
ンジスタの実施例の構造を模式的に示す断面図である。 以下、同図が参照される。このトランジスタが形成され
るＳＯＩ基板は上記各実施例と同じであり、鎖線で囲ま
れた区分２０に設けられたトレンチ型の絶縁分離領域は
図５の実施例の方法によって形成されたものである。ま
た、鎖線で囲まれた次の区分３０の構造は図４の実施例
の方法によって形成されたもので、ｎ＋ 領域３５はコ
レクタ引き出し領域であり、素子形成層底部のｎ＋ 領
域３６はコレクタ抵抗を下げる埋め込み層に相当する。
【００３３】鎖線で囲まれた第３の区分４０は公知の方
法により形成されるバイポーラトランジスタの構造を示
すもので、４１はエミッタ、４２はベース、４３はコレ
クタである。更に、鎖線で囲まれた第４の区分５０は公
知の方法により形成されるコンタクト電極構造を示して
おり、５１はエミッタ電極、５２はベース電極、５３は
コレクタ電極、５４はＣＶＤ法で形成されたＳｉＯ２層
である。
法により形成されるバイポーラトランジスタの構造を示
すもので、４１はエミッタ、４２はベース、４３はコレ
クタである。更に、鎖線で囲まれた第４の区分５０は公
知の方法により形成されるコンタクト電極構造を示して
おり、５１はエミッタ電極、５２はベース電極、５３は
コレクタ電極、５４はＣＶＤ法で形成されたＳｉＯ２層
である。
【００３４】本発明によれば、埋め込みコレクタを持つ
図６の構造のトランジスタを、埋め込み層を持たないＳ
ＯＩ基板に形成することが出来、然もエピタキシャル成
長工程なしに形成し得るので、集積回路設計に於ける自
由度が大幅に向上することになる。
図６の構造のトランジスタを、埋め込み層を持たないＳ
ＯＩ基板に形成することが出来、然もエピタキシャル成
長工程なしに形成し得るので、集積回路設計に於ける自
由度が大幅に向上することになる。
【００３５】図７は請求項４に対応する本発明の実施例
を示すもので、以下、同図が参照される。ここで使用さ
れるＳＯＩ基板は支持基板１の上にＳｉＯ２膜２、金属
シリケート層８、ポリＳｉ層３、素子形成層４が順次積
層されたものである。この種のＳＯＩ基板は、図２のＳ
ＯＩ基板形成に於いて、ポリＳｉ層表面にモリブデン、
タングステン、白金、チタン等の金属膜を被着し、シリ
サイドを形成しておく工程を追加することによって得ら
れる。
を示すもので、以下、同図が参照される。ここで使用さ
れるＳＯＩ基板は支持基板１の上にＳｉＯ２膜２、金属
シリケート層８、ポリＳｉ層３、素子形成層４が順次積
層されたものである。この種のＳＯＩ基板は、図２のＳ
ＯＩ基板形成に於いて、ポリＳｉ層表面にモリブデン、
タングステン、白金、チタン等の金属膜を被着し、シリ
サイドを形成しておく工程を追加することによって得ら
れる。
【００３６】素子形成層底部に埋め込み型高濃度領域を
形成する工程は図３の実施例に於けると同じである。即
ちＡｓ＋ のイオン注入と熱処理によってｎ＋ 領域５
を形成すると共に、該熱処理中にＡｓ原子がポリＳｉ層
中を高速に拡散通過し、再び素子形成層に拡散すること
により、埋め込み型のｎ＋ 領域６が形成される。
形成する工程は図３の実施例に於けると同じである。即
ちＡｓ＋ のイオン注入と熱処理によってｎ＋ 領域５
を形成すると共に、該熱処理中にＡｓ原子がポリＳｉ層
中を高速に拡散通過し、再び素子形成層に拡散すること
により、埋め込み型のｎ＋ 領域６が形成される。
【００３７】この実施例の発明の構成によれば、バイポ
ーラトランジスタのコレクタ領域の不純物濃度分布とは
独立にコレクタ引き出し抵抗を低減することが出来るの
で、より高速に動作するトランジスタを得ることが可能
となる。
ーラトランジスタのコレクタ領域の不純物濃度分布とは
独立にコレクタ引き出し抵抗を低減することが出来るの
で、より高速に動作するトランジスタを得ることが可能
となる。
【００３８】以上説明した全ての実施例に於いて、導電
型を反対にした構成が可能であり、同様の効果を示す。 これは当業者に容易に理解されるところであり、本発明
の技術範囲に含まれるものである。
型を反対にした構成が可能であり、同様の効果を示す。 これは当業者に容易に理解されるところであり、本発明
の技術範囲に含まれるものである。
【００３９】
【発明の効果】以上説明したように本発明によれば、予
め埋め込み層が設けられていないＳＯＩ型基板に、エピ
タキシャル成長工程を用いることなく、コレクタ埋め込
み層を持つトランジスタを形成することが可能であり、
より高速に作動するトランジスタを備えたＳＯＩ型集積
回路の形成が可能となる。
め埋め込み層が設けられていないＳＯＩ型基板に、エピ
タキシャル成長工程を用いることなく、コレクタ埋め込
み層を持つトランジスタを形成することが可能であり、
より高速に作動するトランジスタを備えたＳＯＩ型集積
回路の形成が可能となる。
【図１】 本発明の原理を説明する図
【図２】 本
発明に用いられるＳＯＩ基板の製造工程
発明に用いられるＳＯＩ基板の製造工程
【図３】 請
求項１に対応する本発明の実施例
求項１に対応する本発明の実施例
【図４】 請求項２
に対応する本発明の実施例
に対応する本発明の実施例
【図５】 請求項３に対応
する本発明の実施例
する本発明の実施例
【図６】 請求項５に対応する実
施例のトランジスタの構造
施例のトランジスタの構造
【図７】 請求項４に対応する本発明の実施例
【図８
】 埋め込み層を持つＳＯＩ基板の公知の製造工程
】 埋め込み層を持つＳＯＩ基板の公知の製造工程
１ 支持基板
１’ Ｓｉウエハ
２ ＳｉＯ２ 膜
３ ポリＳｉ層
４ 素子形成層
４’ Ｓｉウエハ
５、６ ｎ＋ 領域
７ 窪み
８ 金属シリケート層
１０、１１ Ｓｉウエハ
１２ 酸化膜
１３ ポリＳｉ
１４ ＳｉＯ２ 層
１５ 窒化膜
１６ 埋め込み層
２０、３０、４０、５０ 区分
３５、３６ ｎ＋ 領域
４１ エミッタ
４２ ベース
４３ コレクタ
５１ エミッタ電極
５２ ベース電極
５３ コレクタ電極
Claims (5)
- 【請求項１】 支持基板１上に絶縁材料層２、多結晶
シリコン層３及び単結晶半導体層４が順次積層形成され
たＳＯＩ型半導体基板の該単結晶半導体層に、該多結晶
シリコン層に隣接する不純物含有領域５を設け、熱処理
を施して、該不純物含有領域中の不純物を該多結晶シリ
コン層を通じて該単結晶半導体層中に拡散せしめる工程
を包含することを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１の半導体装置の製造方法に於
いて、前記単結晶半導体層の厚さを部分的に減少せしめ
、該厚さが減じられた部分に前記不純物含有領域を設け
ることを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１〜２の半導体装置の製造方法
に於いて、前記単結晶半導体層に設けられた前記不純物
含有領域から距離ｄだけ隔たった位置に、該単結晶半導
体層の表面から前記絶縁材料層に達するトレンチ型の絶
縁分離領域が設けられており、該距離ｄは、前記多結晶
シリコン層中を該不純物含有領域中の不純物が拡散する
距離よりも小であることを特徴とする半導体装置の製造
方法。 - 【請求項４】 請求項１〜３の半導体装置の製造方法
に於いて用いられる前記ＳＯＩ型半導体基板が、支持基
板上に積層形成された前記絶縁材料層２と前記多結晶シ
リコン層３の間に珪化金属層７を備えたものであること
を特徴とする半導体装置の製造方法。 - 【請求項５】 支持基板１上に少なくも絶縁材料層２
、多結晶シリコン層３及び一方導電型の単結晶半導体層
４が順次積層形成されたＳＯＩ型半導体基板の該単結晶
半導体層に他方導電型のベース領域４２及び一方導電型
のエミッタ領域４１が形成されており、該単結晶層をコ
レクタ領域４３としてバイポーラトランジスタが構成さ
れると共に、該半導体単結晶層には該層の表面から該多
結晶シリコン層に達する一方導電型のコレクタ引き出し
領域３５が形成され、且つ該コレクタ領域内の該多結晶
領域に隣接する部分に一方導電型の高不純物濃度領域３
６が形成され、該コレクタ引き出し領域の導電型を決定
する不純物の濃度分布は、該コレクタ引き出し領域から
該多結晶シリコン層を経由して該不純物濃度領域上面に
至る間、増加することなく且つ不連続に変化することの
ないものであることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3026510A JPH04266047A (ja) | 1991-02-20 | 1991-02-20 | 埋め込み層形成に相当するｓｏｉ型半導体装置の製造方法及び半導体装置 |
| US07/837,265 US5308776A (en) | 1991-02-20 | 1992-02-18 | Method of manufacturing SOI semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3026510A JPH04266047A (ja) | 1991-02-20 | 1991-02-20 | 埋め込み層形成に相当するｓｏｉ型半導体装置の製造方法及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04266047A true JPH04266047A (ja) | 1992-09-22 |
Family
ID=12195477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3026510A Withdrawn JPH04266047A (ja) | 1991-02-20 | 1991-02-20 | 埋め込み層形成に相当するｓｏｉ型半導体装置の製造方法及び半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5308776A (ja) |
| JP (1) | JPH04266047A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2016143820A (ja) * | 2015-02-04 | 2016-08-08 | 信越半導体株式会社 | 貼り合わせ半導体ウェーハ及びその製造方法 |
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