JPH08250687A - Ｓｏｉ基板の製造方法およびｓｏｉ基板 - Google Patents
Ｓｏｉ基板の製造方法およびｓｏｉ基板Info
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- JPH08250687A JPH08250687A JP7074698A JP7469895A JPH08250687A JP H08250687 A JPH08250687 A JP H08250687A JP 7074698 A JP7074698 A JP 7074698A JP 7469895 A JP7469895 A JP 7469895A JP H08250687 A JPH08250687 A JP H08250687A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
-
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- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
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- H10D62/213—Channel regions of field-effect devices
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Abstract
(57)【要約】
【目的】 貼り合わせＳＯＩ基板の製造において、ＳＯ
Ｉ層の厚さのバラツキにかかわらず、これを使って製造
したデバイスの特性、特に基板面内でのしきい値電圧の
バラツキを低減させる。 【構成】 貼り合わせ後、表面を薄膜化したＳＯＩ基板
のＳＯＩ層４の厚さを測定し、図１（ｂ）で厚さの局所
的バラツキを求める。ＳＯＩ基板を用いた完全空乏型の
デバイスのしきい値電圧Ｖthは、チャネルのドーパント
濃度ＮD とＳＯＩ層の厚さｔとに依存するので、図１
（ｃ）で厚さの厚い部分をフォトレジスト等によるマス
ク５で被覆し、図１（ｄ）でＳＯＩ層４に不純物イオン
を注入する。注入するイオンはＳＯＩ層４と同じ型とす
る。ＳＯＩ層の厚さのバラツキに応じてドーパント濃度
を変化させることにより、基板面内でのしきい値電圧Ｖ
thのバラツキをほとんど零にすることができる。
Ｉ層の厚さのバラツキにかかわらず、これを使って製造
したデバイスの特性、特に基板面内でのしきい値電圧の
バラツキを低減させる。 【構成】 貼り合わせ後、表面を薄膜化したＳＯＩ基板
のＳＯＩ層４の厚さを測定し、図１（ｂ）で厚さの局所
的バラツキを求める。ＳＯＩ基板を用いた完全空乏型の
デバイスのしきい値電圧Ｖthは、チャネルのドーパント
濃度ＮD とＳＯＩ層の厚さｔとに依存するので、図１
（ｃ）で厚さの厚い部分をフォトレジスト等によるマス
ク５で被覆し、図１（ｄ）でＳＯＩ層４に不純物イオン
を注入する。注入するイオンはＳＯＩ層４と同じ型とす
る。ＳＯＩ層の厚さのバラツキに応じてドーパント濃度
を変化させることにより、基板面内でのしきい値電圧Ｖ
thのバラツキをほとんど零にすることができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ層の厚さが１０
００Å程度のＳＯＩ基板を用いる完全空乏型のデバイス
に好適なＳＯＩ基板の製造方法およびＳＯＩ基板に関す
る。
００Å程度のＳＯＩ基板を用いる完全空乏型のデバイス
に好適なＳＯＩ基板の製造方法およびＳＯＩ基板に関す
る。
【０００２】
【従来の技術】バルク状の半導体基板に集積回路を作り
込むよりも、絶縁体層上に設けられた薄い半導体層に各
種の素子を形成するほうが、素子特性や素子間分離の点
で有利である。このような見地から、単結晶シリコン基
板にＳｉＯ2 の絶縁体層を介して素子形成のための単結
晶シリコン層を設けたＳＯＩ（ｓｉｌｉｃｏｎ ｏｎｉ
ｎｓｕｌａｔｏｒ）構造が用いられている。前記ＳＯＩ
構造を得る方法のうち、単結晶シリコンウェーハの貼り
合わせによるものは高い結晶性のＳＯＩ層が得られると
ともに、前記ＳＯＩ層および絶縁体層の厚さを任意に設
定することができるという利点を持っている。
込むよりも、絶縁体層上に設けられた薄い半導体層に各
種の素子を形成するほうが、素子特性や素子間分離の点
で有利である。このような見地から、単結晶シリコン基
板にＳｉＯ2 の絶縁体層を介して素子形成のための単結
晶シリコン層を設けたＳＯＩ（ｓｉｌｉｃｏｎ ｏｎｉ
ｎｓｕｌａｔｏｒ）構造が用いられている。前記ＳＯＩ
構造を得る方法のうち、単結晶シリコンウェーハの貼り
合わせによるものは高い結晶性のＳＯＩ層が得られると
ともに、前記ＳＯＩ層および絶縁体層の厚さを任意に設
定することができるという利点を持っている。
【０００３】
【発明が解決しようとする課題】その反面、貼り合わせ
ＳＯＩ基板は研磨、エッチングの組み合わせによりいか
に均一な厚さの素子形成層すなわちＳＯＩ層を得るかが
重要な決め手となる。厚さが０．１μｍ程度の薄膜ＳＯ
Ｉは完全空乏型のＭＯＳ・ＦＥＴに用いられるが、ＭＯ
Ｓ型トランジスタのしきい値電圧Ｖthのバラツキを抑え
るために、ＳＯＩ層の厚さ制御は特に重要である。ＳＯ
Ｉ層の厚さの均一化について、現在の技術ではプラズマ
エッチング加工により１０００ű５０Å程度の精度が
得られている。しかしながら、貼り合わせＳＯＩ基板の
しきい値電圧Ｖthの面内バラツキを更に小さくしようと
すると、ＳＯＩ層の平坦度を更に向上させなければなら
ない。そのため、ＳＯＩ層の加工時間とコストが上昇す
る。
ＳＯＩ基板は研磨、エッチングの組み合わせによりいか
に均一な厚さの素子形成層すなわちＳＯＩ層を得るかが
重要な決め手となる。厚さが０．１μｍ程度の薄膜ＳＯ
Ｉは完全空乏型のＭＯＳ・ＦＥＴに用いられるが、ＭＯ
Ｓ型トランジスタのしきい値電圧Ｖthのバラツキを抑え
るために、ＳＯＩ層の厚さ制御は特に重要である。ＳＯ
Ｉ層の厚さの均一化について、現在の技術ではプラズマ
エッチング加工により１０００ű５０Å程度の精度が
得られている。しかしながら、貼り合わせＳＯＩ基板の
しきい値電圧Ｖthの面内バラツキを更に小さくしようと
すると、ＳＯＩ層の平坦度を更に向上させなければなら
ない。そのため、ＳＯＩ層の加工時間とコストが上昇す
る。
【０００４】本発明は上記従来の問題点に着目してなさ
れたもので、貼り合わせＳＯＩ基板の製造において、Ｓ
ＯＩ層の厚さのバラツキにかかわらず、これを使って製
造したデバイスの特性、特に基板面内でのしきい値電圧
のバラツキを低減させることができるようなＳＯＩ基板
の製造方法およびＳＯＩ基板を提供することを目的とし
ている。
れたもので、貼り合わせＳＯＩ基板の製造において、Ｓ
ＯＩ層の厚さのバラツキにかかわらず、これを使って製
造したデバイスの特性、特に基板面内でのしきい値電圧
のバラツキを低減させることができるようなＳＯＩ基板
の製造方法およびＳＯＩ基板を提供することを目的とし
ている。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係るＳＯＩ基板の製造方法は、少なくとも
２枚の半導体ウェーハを絶縁体層を介して貼り合わせる
ＳＯＩ基板の製造方法において、ＳＯＩ層の厚さのバラ
ツキに応じてＳＯＩ層のドーパント濃度を局所的に変化
させることを特徴としている。
め、本発明に係るＳＯＩ基板の製造方法は、少なくとも
２枚の半導体ウェーハを絶縁体層を介して貼り合わせる
ＳＯＩ基板の製造方法において、ＳＯＩ層の厚さのバラ
ツキに応じてＳＯＩ層のドーパント濃度を局所的に変化
させることを特徴としている。
【０００６】また、本発明に係るＳＯＩ基板は、貼り合
わせＳＯＩ基板において、しきい値電圧がＳＯＩ層の全
面にわたって一定になるように、前記ＳＯＩ層の厚さの
バラツキに対応してＳＯＩ層のドーパント濃度を変化さ
せる構成とした。
わせＳＯＩ基板において、しきい値電圧がＳＯＩ層の全
面にわたって一定になるように、前記ＳＯＩ層の厚さの
バラツキに対応してＳＯＩ層のドーパント濃度を変化さ
せる構成とした。
【０００７】
【作用】ＳＯＩ基板を使った完全空乏型のデバイスたと
えばＳＯＩ ＭＯＳ・ＦＥＴのしきい値電圧は、チャネ
ルのドーパント濃度とＳＯＩ層の厚さとに依存する。従
って、チャネルのドーパント濃度が均一ならばＳＯＩ層
の厚さのバラツキに対応してしきい値電圧がばらつく。
そこで上記構成によれば、前記ＳＯＩ層の厚さのバラツ
キに対応してドーパント濃度を局所的に変化させること
にしたので、ＳＯＩ層の厚さにバラツキがあるＳＯＩ基
板であってもしきい値電圧のバラツキを小さくすること
ができる。
えばＳＯＩ ＭＯＳ・ＦＥＴのしきい値電圧は、チャネ
ルのドーパント濃度とＳＯＩ層の厚さとに依存する。従
って、チャネルのドーパント濃度が均一ならばＳＯＩ層
の厚さのバラツキに対応してしきい値電圧がばらつく。
そこで上記構成によれば、前記ＳＯＩ層の厚さのバラツ
キに対応してドーパント濃度を局所的に変化させること
にしたので、ＳＯＩ層の厚さにバラツキがあるＳＯＩ基
板であってもしきい値電圧のバラツキを小さくすること
ができる。
【０００８】
【実施例】以下に、本発明に係るＳＯＩ基板の製造方法
の実施例について、図面を参照して説明する。図１は、
第１実施例におけるＳＯＩ基板の製造手順を示す断面模
式図で、図１（ｂ）以降はＳＯＩ基板の一部を拡大して
示している。図１（ａ）でＳＯＩ側ウェーハ１に酸化処
理を施し、その表面に所定の厚さの酸化膜２を形成す
る。このＳＯＩ側ウェーハ１と支持基板側ウェーハ３と
を酸化膜２を介して室温で貼り合わせ、所定の接着強度
を得るため貼り合わせたウェーハに接着熱処理を行う。
の実施例について、図面を参照して説明する。図１は、
第１実施例におけるＳＯＩ基板の製造手順を示す断面模
式図で、図１（ｂ）以降はＳＯＩ基板の一部を拡大して
示している。図１（ａ）でＳＯＩ側ウェーハ１に酸化処
理を施し、その表面に所定の厚さの酸化膜２を形成す
る。このＳＯＩ側ウェーハ１と支持基板側ウェーハ３と
を酸化膜２を介して室温で貼り合わせ、所定の接着強度
を得るため貼り合わせたウェーハに接着熱処理を行う。
【０００９】次に図１（ｂ）に示すように、ＳＯＩ側ウ
ェーハ１の表面に研磨、プラズマエッチング加工等を施
し、ＳＯＩ層４を所定の厚さまで薄膜化する。さきに述
べたように、薄膜化したＳＯＩ層４の厚さには局所的な
バラツキがある。そこで、分光エリプソメータ、ナノス
ペック（商品名）等を用いてＳＯＩ層４の厚さを所定の
間隔で測定する。図１（ｂ）でｔはＳＯＩ層４の厚さの
最大値、ｔ−Δｔは厚さの最大値よりΔｔだけ薄くなっ
ている部分を示している。なお、厚さｔの部分のドーパ
ント濃度はＮD である。
ェーハ１の表面に研磨、プラズマエッチング加工等を施
し、ＳＯＩ層４を所定の厚さまで薄膜化する。さきに述
べたように、薄膜化したＳＯＩ層４の厚さには局所的な
バラツキがある。そこで、分光エリプソメータ、ナノス
ペック（商品名）等を用いてＳＯＩ層４の厚さを所定の
間隔で測定する。図１（ｂ）でｔはＳＯＩ層４の厚さの
最大値、ｔ−Δｔは厚さの最大値よりΔｔだけ薄くなっ
ている部分を示している。なお、厚さｔの部分のドーパ
ント濃度はＮD である。
【００１０】ＳＯＩ層４の厚さのバラツキを把握した
後、図１（ｃ）に示すようにＳＯＩ層４の厚さの厚い部
分を、フォトレジスト等を用いて形成したマスク５で被
覆する。次に図１（ｄ）に示すように、イオン注入装置
を用いてＳＯＩ層４に不純物イオンを注入する。この場
合、注入するイオンはＳＯＩ層４と同じ型とし、たとえ
ばＳＯＩ層がｐ型の場合はアクセプタとなる不純物イオ
ン、ｎ型の場合はドナーとなる不純物イオンを注入す
る。注入するイオンの濃度は、ＳＯＩ層の厚さがｔ−Δ
ｔの部分に対してΔＮD だけドーパント濃度が高くなる
ように、すなわちドーパント濃度がＮD ＋ΔＮD となる
ように制御する。前記ＮD ＋ΔＮD の算出方法について
は後述する。不純物イオンを注入後、図１（ｅ）に示す
ようにマスクを除去し、必要ならばダメージ回復熱処理
を行う。
後、図１（ｃ）に示すようにＳＯＩ層４の厚さの厚い部
分を、フォトレジスト等を用いて形成したマスク５で被
覆する。次に図１（ｄ）に示すように、イオン注入装置
を用いてＳＯＩ層４に不純物イオンを注入する。この場
合、注入するイオンはＳＯＩ層４と同じ型とし、たとえ
ばＳＯＩ層がｐ型の場合はアクセプタとなる不純物イオ
ン、ｎ型の場合はドナーとなる不純物イオンを注入す
る。注入するイオンの濃度は、ＳＯＩ層の厚さがｔ−Δ
ｔの部分に対してΔＮD だけドーパント濃度が高くなる
ように、すなわちドーパント濃度がＮD ＋ΔＮD となる
ように制御する。前記ＮD ＋ΔＮD の算出方法について
は後述する。不純物イオンを注入後、図１（ｅ）に示す
ようにマスクを除去し、必要ならばダメージ回復熱処理
を行う。
【００１１】上記第１実施例において、ＳＯＩ層の最大
厚さｔとチャネルのドーパント濃度ＮD 、および前記厚
さがｔ−Δｔの部分とこれに対応するドーパント濃度Ｎ
D ＋ΔＮD の関係について説明する。ゲート電圧Ｖg が
しきい値電圧Ｖthに等しいときの、完全空乏状態のＳＯ
Ｉ層（ｔ，ＮD ）でのポテンシャルエネルギーの全変動
をΦth,tとし、単位体積当たりの電荷密度をρ、シリコ
ンの比誘電率をεSi、真空の誘電率をε0 とすると、Φ
th,tとｔ，ＮD との関係はポアソンの方程式（１）を解
いて式（２）で表される。 ρ＝ｑＮD （一定、ｑ：電子の電荷）であるから、 Φth，t ＝（ｑ／２εSiε0 ）ＮD ｔ2 ・・・・・・・・・・・（２） Φth,t- Δt ，ｔ−Δｔ，ＮD ＋ΔＮD に対しても式
（２）と同様に、 Φth,t- Δt ＝ (ｑ／２εSiε0)・( ＮD ＋ΔＮD ) ・( ｔ−Δｔ)2・・（３） Φth,t＝Φth,t- Δt となるためには、（２），（３）
より、 ＮD ＋ΔＮD ＝ＮD ｛ｔ／（ｔ−Δｔ）｝2 ・・・・・・・・・（４） 式（４）を満足する量のイオン注入を行う。ただし、式
（４）で求められるΔＮD は目安であり、動作条件を含
めたデバイスのデザインやＳＯＩ基板上にデバイスを製
造する際のプロセス条件にも依存するので、これらを加
味して最適値を設定する。
厚さｔとチャネルのドーパント濃度ＮD 、および前記厚
さがｔ−Δｔの部分とこれに対応するドーパント濃度Ｎ
D ＋ΔＮD の関係について説明する。ゲート電圧Ｖg が
しきい値電圧Ｖthに等しいときの、完全空乏状態のＳＯ
Ｉ層（ｔ，ＮD ）でのポテンシャルエネルギーの全変動
をΦth,tとし、単位体積当たりの電荷密度をρ、シリコ
ンの比誘電率をεSi、真空の誘電率をε0 とすると、Φ
th,tとｔ，ＮD との関係はポアソンの方程式（１）を解
いて式（２）で表される。 ρ＝ｑＮD （一定、ｑ：電子の電荷）であるから、 Φth，t ＝（ｑ／２εSiε0 ）ＮD ｔ2 ・・・・・・・・・・・（２） Φth,t- Δt ，ｔ−Δｔ，ＮD ＋ΔＮD に対しても式
（２）と同様に、 Φth,t- Δt ＝ (ｑ／２εSiε0)・( ＮD ＋ΔＮD ) ・( ｔ−Δｔ)2・・（３） Φth,t＝Φth,t- Δt となるためには、（２），（３）
より、 ＮD ＋ΔＮD ＝ＮD ｛ｔ／（ｔ−Δｔ）｝2 ・・・・・・・・・（４） 式（４）を満足する量のイオン注入を行う。ただし、式
（４）で求められるΔＮD は目安であり、動作条件を含
めたデバイスのデザインやＳＯＩ基板上にデバイスを製
造する際のプロセス条件にも依存するので、これらを加
味して最適値を設定する。
【００１２】本実施例の場合、貼り合わせＳＯＩ基板に
おいて従来から問題となっているＳＯＩ層の厚さのバラ
ツキをＳＯＩ層に含まれるドーパント濃度の調整によっ
てカバーするので、最終的にしきい値電圧Ｖthのバラツ
キを零に近づけることができる。
おいて従来から問題となっているＳＯＩ層の厚さのバラ
ツキをＳＯＩ層に含まれるドーパント濃度の調整によっ
てカバーするので、最終的にしきい値電圧Ｖthのバラツ
キを零に近づけることができる。
【００１３】図２は、本発明の第２実施例におけるＳＯ
Ｉ基板の断面模式図である。第１実施例の場合と同様
に、貼り合わせ基板に研磨およびプラズマエッチング加
工を施してＳＯＩ層４を所定の厚さに仕上げた後、その
厚さを所定の間隔で測定する。図２（ａ）において、ｔ
はＳＯＩ層４の厚さの最小値、ｔ＋Δｔは厚さの最小値
よりΔｔだけ厚くなっている部分を示している。なお、
厚さｔの部分のドーパント濃度はＮD である。
Ｉ基板の断面模式図である。第１実施例の場合と同様
に、貼り合わせ基板に研磨およびプラズマエッチング加
工を施してＳＯＩ層４を所定の厚さに仕上げた後、その
厚さを所定の間隔で測定する。図２（ａ）において、ｔ
はＳＯＩ層４の厚さの最小値、ｔ＋Δｔは厚さの最小値
よりΔｔだけ厚くなっている部分を示している。なお、
厚さｔの部分のドーパント濃度はＮD である。
【００１４】ＳＯＩ層４の厚さのバラツキを把握した
後、図２（ｂ）に示すようにＳＯＩ層４の厚さの薄い部
分を、フォトレジスト等を用いて形成したマスク５で被
覆する。次に、イオン注入装置を用いて図２（ｃ）に示
すようにＳＯＩ層４に不純物イオンを注入する。この場
合、ＳＯＩ層の厚さがｔ＋Δｔの部分に、実効的なドー
パント濃度（｜Ｎdonor −Ｎaccepter｜）がΔＮD だけ
低くなるよう、ＳＯＩ層と反対の型の不純物イオンをイ
オン注入する。すなわち、ＳＯＩ層がｐ型の場合はドナ
ーとなる不純物イオン、ｎ型の場合はアクセプタとなる
不純物イオンを注入する。その後マスクを除去し、必要
ならばダメージ回復熱処理を行う。
後、図２（ｂ）に示すようにＳＯＩ層４の厚さの薄い部
分を、フォトレジスト等を用いて形成したマスク５で被
覆する。次に、イオン注入装置を用いて図２（ｃ）に示
すようにＳＯＩ層４に不純物イオンを注入する。この場
合、ＳＯＩ層の厚さがｔ＋Δｔの部分に、実効的なドー
パント濃度（｜Ｎdonor −Ｎaccepter｜）がΔＮD だけ
低くなるよう、ＳＯＩ層と反対の型の不純物イオンをイ
オン注入する。すなわち、ＳＯＩ層がｐ型の場合はドナ
ーとなる不純物イオン、ｎ型の場合はアクセプタとなる
不純物イオンを注入する。その後マスクを除去し、必要
ならばダメージ回復熱処理を行う。
【００１５】ＳＯＩ層の厚さのバラツキを把握し、ＳＯ
Ｉ層の厚さの平均値ｔを基準としてドーパント濃度を変
化させる方法を用いてもよい。この場合は、ＳＯＩ層が
平均値より薄い部分に対してＳＯＩ層と同じ型の不純物
イオンを注入し、ＳＯＩ層が平均値より厚い部分に対し
てＳＯＩ層と反対の型の不純物イオンを注入する。
Ｉ層の厚さの平均値ｔを基準としてドーパント濃度を変
化させる方法を用いてもよい。この場合は、ＳＯＩ層が
平均値より薄い部分に対してＳＯＩ層と同じ型の不純物
イオンを注入し、ＳＯＩ層が平均値より厚い部分に対し
てＳＯＩ層と反対の型の不純物イオンを注入する。
【００１６】図３に、本発明のＳＯＩ基板製造方法を用
いて製造されたＳＯＩ基板のしきい値電圧Ｖthのバラツ
キを示す。図中×印は従来技術、○印は本発明によるも
のである。ＳＯＩ層の厚さのバラツキΔｔに対応してド
ーパント濃度ＮD を局所的にΔＮD だけ変化させること
により、前記厚さのバラツキΔｔを特に小さくしなくて
も従来の技術による機械加工またはプラズマエッチング
加工を用いてＳＯＩ層を薄膜化したＳＯＩ基板よりもし
きい値電圧Ｖthのバラツキを著しく低減させることがで
きた。なお、第２実施例のＳＯＩ基板製造方法を用いた
場合も前記と同様の結果が得られた。
いて製造されたＳＯＩ基板のしきい値電圧Ｖthのバラツ
キを示す。図中×印は従来技術、○印は本発明によるも
のである。ＳＯＩ層の厚さのバラツキΔｔに対応してド
ーパント濃度ＮD を局所的にΔＮD だけ変化させること
により、前記厚さのバラツキΔｔを特に小さくしなくて
も従来の技術による機械加工またはプラズマエッチング
加工を用いてＳＯＩ層を薄膜化したＳＯＩ基板よりもし
きい値電圧Ｖthのバラツキを著しく低減させることがで
きた。なお、第２実施例のＳＯＩ基板製造方法を用いた
場合も前記と同様の結果が得られた。
【００１７】
【発明の効果】以上説明したように本発明によれば、完
全空乏型のデバイスのしきい値電圧がチャネルのドーパ
ント濃度とＳＯＩ層の厚さとに依存することに着目し、
貼り合わせＳＯＩ基板のＳＯＩ層の厚さのバラツキを小
さくする代わりに、ＳＯＩ層の厚さのバラツキに応じて
局所的にドーパント濃度を変えることにしたので、この
ＳＯＩ基板製造方法を用いれば、次の効果が得られる。 （１）完全空乏型デバイスのしきい値電圧のバラツキが
ほとんど零に近い高品質のＳＯＩ基板を製造することが
できる。 （２）研磨加工のみで仕上げたＳＯＩ層の厚さのバラツ
キの大きい（たとえば±２０％）ＳＯＩ基板でも、デバ
イスのしきい値電圧のバラツキをを著しく小さくするこ
とができるので、高価なプラズマエッチング加工のコス
トを大幅に低減させることが可能である。
全空乏型のデバイスのしきい値電圧がチャネルのドーパ
ント濃度とＳＯＩ層の厚さとに依存することに着目し、
貼り合わせＳＯＩ基板のＳＯＩ層の厚さのバラツキを小
さくする代わりに、ＳＯＩ層の厚さのバラツキに応じて
局所的にドーパント濃度を変えることにしたので、この
ＳＯＩ基板製造方法を用いれば、次の効果が得られる。 （１）完全空乏型デバイスのしきい値電圧のバラツキが
ほとんど零に近い高品質のＳＯＩ基板を製造することが
できる。 （２）研磨加工のみで仕上げたＳＯＩ層の厚さのバラツ
キの大きい（たとえば±２０％）ＳＯＩ基板でも、デバ
イスのしきい値電圧のバラツキをを著しく小さくするこ
とができるので、高価なプラズマエッチング加工のコス
トを大幅に低減させることが可能である。
【図１】本発明の第１実施例におけるＳＯＩ基板の製造
手順を示す断面模式図である。
手順を示す断面模式図である。
【図２】本発明の第２実施例におけるＳＯＩ基板の製造
手順を示す断面模式図である。
手順を示す断面模式図である。
【図３】ＳＯＩ基板におけるしきい値電圧Ｖthのバラツ
キの大きさを示すグラフである。
キの大きさを示すグラフである。
１ ＳＯＩ側ウェーハ ４ ＳＯＩ層 ２ 酸化膜 ５ マスク。 ３ 支持基板側ウェーハ
Claims (2)
- 【請求項１】 少なくとも２枚の半導体ウェーハを絶縁
体層を介して貼り合わせるＳＯＩ基板の製造方法におい
て、ＳＯＩ層の厚さのバラツキに応じてＳＯＩ層のドー
パント濃度を局所的に変化させることを特徴とするＳＯ
Ｉ基板の製造方法。 - 【請求項２】 貼り合わせＳＯＩ基板において、しきい
値電圧がＳＯＩ層の全面にわたって一定になるように、
前記ＳＯＩ層の厚さのバラツキに対応してＳＯＩ層のド
ーパント濃度を変化させたことを特徴とするＳＯＩ基
板。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7074698A JPH08250687A (ja) | 1995-03-08 | 1995-03-08 | Ｓｏｉ基板の製造方法およびｓｏｉ基板 |
| TW085103832A TW366524B (en) | 1995-03-08 | 1996-04-02 | Method of manufacturing SOI substrate and the SOI substrate |
| US08/696,719 US5866468A (en) | 1995-03-08 | 1996-08-14 | Method for fabricating an SOI substrate |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7074698A JPH08250687A (ja) | 1995-03-08 | 1995-03-08 | Ｓｏｉ基板の製造方法およびｓｏｉ基板 |
| US08/696,719 US5866468A (en) | 1995-03-08 | 1996-08-14 | Method for fabricating an SOI substrate |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08250687A true JPH08250687A (ja) | 1996-09-27 |
Family
ID=26415879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7074698A Pending JPH08250687A (ja) | 1995-03-08 | 1995-03-08 | Ｓｏｉ基板の製造方法およびｓｏｉ基板 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5866468A (ja) |
| JP (1) | JPH08250687A (ja) |
Families Citing this family (10)
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|---|---|---|---|---|
| US5940691A (en) * | 1997-08-20 | 1999-08-17 | Micron Technology, Inc. | Methods of forming SOI insulator layers and methods of forming transistor devices |
| JP2000223682A (ja) * | 1999-02-02 | 2000-08-11 | Canon Inc | 基体の処理方法及び半導体基板の製造方法 |
| DE10051465A1 (de) * | 2000-10-17 | 2002-05-02 | Osram Opto Semiconductors Gmbh | Verfahren zur Herstellung eines Halbleiterbauelements auf GaN-Basis |
| CN1292494C (zh) * | 2000-04-26 | 2006-12-27 | 奥斯兰姆奥普托半导体有限责任公司 | 发光半导体元件及其制造方法 |
| CN1252837C (zh) * | 2000-04-26 | 2006-04-19 | 奥斯兰姆奥普托半导体股份有限两合公司 | 在GaN基板上的发光二极管芯片和用GaN基板上的发光二极管芯片制造发光二极管元件的方法 |
| TWI292227B (en) * | 2000-05-26 | 2008-01-01 | Osram Opto Semiconductors Gmbh | Light-emitting-dioed-chip with a light-emitting-epitaxy-layer-series based on gan |
| JP3531671B2 (ja) * | 2001-02-02 | 2004-05-31 | シャープ株式会社 | Ｓｏｉｍｏｓｆｅｔ及びその製造方法 |
| US6596570B2 (en) * | 2001-06-06 | 2003-07-22 | International Business Machines Corporation | SOI device with reduced junction capacitance |
| US6709913B2 (en) * | 2001-09-04 | 2004-03-23 | Sharp Laboratories Of America, Inc. | Method for adjusting ultra-thin SOI MOS transistor threshold voltages |
| US20060091379A1 (en) * | 2003-11-18 | 2006-05-04 | Hutchens Chriswell G | High-temperature devices on insulator substrates |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4263057A (en) * | 1978-04-19 | 1981-04-21 | Rca Corporation | Method of manufacturing short channel MOS devices |
| US4851366A (en) * | 1987-11-13 | 1989-07-25 | Siliconix Incorporated | Method for providing dielectrically isolated circuit |
| JPH04266047A (ja) * | 1991-02-20 | 1992-09-22 | Fujitsu Ltd | 埋め込み層形成に相当するｓｏｉ型半導体装置の製造方法及び半導体装置 |
| JPH0888272A (ja) * | 1994-09-19 | 1996-04-02 | Shin Etsu Handotai Co Ltd | 半導体集積回路用基板の製造方法 |
-
1995
- 1995-03-08 JP JP7074698A patent/JPH08250687A/ja active Pending
-
1996
- 1996-08-14 US US08/696,719 patent/US5866468A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5866468A (en) | 1999-02-02 |
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