JP2917919B2 - 半導体基板およびその製造方法、並びに半導体素子 - Google Patents
半導体基板およびその製造方法、並びに半導体素子Info
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/76—Making of isolation regions between components
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- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
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Description
【０００１】
【発明の属する技術分野】本発明は半導体基板およびそ
の製造方法ならびに半導体素子に関し、特に高耐圧でタ
ーンオフ損失の小さい縦型電力用半導体素子の形成に有
用な半導体基板およびその製造方法に関する。
の製造方法ならびに半導体素子に関し、特に高耐圧でタ
ーンオフ損失の小さい縦型電力用半導体素子の形成に有
用な半導体基板およびその製造方法に関する。
【０００２】
【従来の技術】ＩＧＢＴ（絶縁ゲートバイポーラトラン
ジスタ）やサイリスタ等の電力用半導体素子は、ｐｎｐ
ｎの４層構造を有し、オン抵抗特性に優れていることか
ら、比較的高耐圧や大電流を必要とする分野で利用され
ている。一例として、縦型ＩＧＢＴは、コレクタとなる
ｐ＋型単結晶シリコン基板上に、ｎ−型ベース層、ｐ−
型べース層、エミッタ（ｎ＋型拡散層）、さらに絶縁膜
を介してゲート電極が形成された素子であり、そのｎ−
型ベース層は、高耐圧を得るために相当な厚さで形成さ
れ高抵抗である。
ジスタ）やサイリスタ等の電力用半導体素子は、ｐｎｐ
ｎの４層構造を有し、オン抵抗特性に優れていることか
ら、比較的高耐圧や大電流を必要とする分野で利用され
ている。一例として、縦型ＩＧＢＴは、コレクタとなる
ｐ＋型単結晶シリコン基板上に、ｎ−型ベース層、ｐ−
型べース層、エミッタ（ｎ＋型拡散層）、さらに絶縁膜
を介してゲート電極が形成された素子であり、そのｎ−
型ベース層は、高耐圧を得るために相当な厚さで形成さ
れ高抵抗である。
【０００３】このような縦型ＩＧＢＴ用の基板を作製す
る方法として、ｐ＋型単結晶基板上にｎ−型の単結晶シ
リコンエピタキシャル層を形成する方法があるが、高抵
抗化および厚膜化には限界がある。
る方法として、ｐ＋型単結晶基板上にｎ−型の単結晶シ
リコンエピタキシャル層を形成する方法があるが、高抵
抗化および厚膜化には限界がある。
【０００４】高耐圧化に有効な基板の製造方法として
は、２枚の基板を直接接合する方法が東芝レビュー４１
巻１２号１０００〜１００３頁に開示されている。図５
は、その直接接合技術を用いた基板の製造方法の工程断
面図である。まず、ｎ−型単結晶シリコン基板（１）に
リンをイオン注入し、ｎ＋型バッファ層（２１）を形成
する（図５（ａ）、（ｂ））。さらにこのｎ＋バッファ
層にボロンをイオン注入して浅いｐ＋型拡散層（２２）
を形成する（図５（ｃ））。次に、ｎ−型シリコン基板
のｐ＋型拡散層側の面にｐ＋型単結晶シリコン基板
（３）を貼り合わせ、熱処理する。こうして、ｎ−／ｎ
＋／ｐ＋の三層の基板が完成する（図５（ｄ））。この
ようにして、低抵抗基板上への高抵抗層の形成を実現し
ている。
は、２枚の基板を直接接合する方法が東芝レビュー４１
巻１２号１０００〜１００３頁に開示されている。図５
は、その直接接合技術を用いた基板の製造方法の工程断
面図である。まず、ｎ−型単結晶シリコン基板（１）に
リンをイオン注入し、ｎ＋型バッファ層（２１）を形成
する（図５（ａ）、（ｂ））。さらにこのｎ＋バッファ
層にボロンをイオン注入して浅いｐ＋型拡散層（２２）
を形成する（図５（ｃ））。次に、ｎ−型シリコン基板
のｐ＋型拡散層側の面にｐ＋型単結晶シリコン基板
（３）を貼り合わせ、熱処理する。こうして、ｎ−／ｎ
＋／ｐ＋の三層の基板が完成する（図５（ｄ））。この
ようにして、低抵抗基板上への高抵抗層の形成を実現し
ている。
【０００５】上記方法においてｎ＋型バッファ層（２
１）は、素子がオン状態のときに、ｐ＋型単結晶シリコ
ン基板（３）からｎ−型ベース層となるｎ−型単結晶シ
リコン基板（１）へ注入される少数キャリア（ここでは
正孔）を抑える目的で形成されている。ｎ＋型バッファ
層の総不純物量が多いほどキャリアの再結合確率が大き
くなり、素子のターンオフ時間を速める効果がある。
１）は、素子がオン状態のときに、ｐ＋型単結晶シリコ
ン基板（３）からｎ−型ベース層となるｎ−型単結晶シ
リコン基板（１）へ注入される少数キャリア（ここでは
正孔）を抑える目的で形成されている。ｎ＋型バッファ
層の総不純物量が多いほどキャリアの再結合確率が大き
くなり、素子のターンオフ時間を速める効果がある。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
方法のような２枚の単結晶シリコン基板を直接接合する
方法などにより作製されたｎ−／ｎ＋／ｐ＋の三層の基
板の場合、ｎ−型ベース層ヘの正孔の注入量はｎ＋型バ
ッファ層の総不純物量のみに依存するため、素子のター
ンオフの高速化に限界があった。また、単結晶シリコン
同士の接合は接合強度が小さく、接合面にボイドが発生
しやすいという問題点があった。
方法のような２枚の単結晶シリコン基板を直接接合する
方法などにより作製されたｎ−／ｎ＋／ｐ＋の三層の基
板の場合、ｎ−型ベース層ヘの正孔の注入量はｎ＋型バ
ッファ層の総不純物量のみに依存するため、素子のター
ンオフの高速化に限界があった。また、単結晶シリコン
同士の接合は接合強度が小さく、接合面にボイドが発生
しやすいという問題点があった。
【０００７】そこで本発明の目的は、従来の縦型ＩＧＢ
Ｔ等で用いられていたバッファ層を、高濃度の多結晶シ
リコン層で形成することにより、逆導電型で高濃度の基
板からのベース層への少数キャリアの注入を抑制し、素
子のターンオフを高速化することが可能な基板および該
基板を用いた素子を提供することにある。また本発明の
他の目的は、単結晶シリコン基板同士を直接接合した基
板よりも、接合強度の大きい基板を提供することにあ
る。
Ｔ等で用いられていたバッファ層を、高濃度の多結晶シ
リコン層で形成することにより、逆導電型で高濃度の基
板からのベース層への少数キャリアの注入を抑制し、素
子のターンオフを高速化することが可能な基板および該
基板を用いた素子を提供することにある。また本発明の
他の目的は、単結晶シリコン基板同士を直接接合した基
板よりも、接合強度の大きい基板を提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明者は、上記の目的
を達成するために種々の検討を重ねた結果、本発明を完
成した。
を達成するために種々の検討を重ねた結果、本発明を完
成した。
【０００９】
【００１０】第１の発明は、第１導電型で低濃度の第１
の単結晶シリコン基板の一主面に、該第１の単結晶シリ
コン基板より高濃度であって第２導電型キャリアのライ
フタイムキラーとなる第１導電型の多結晶シリコン層が
形成され、第２導電型で高濃度の第２の単結晶シリコン
基板の一主面に高濃度の第２導電型の多結晶シリコン層
が形成され、これら基板の多結晶シリコン層側の面同士
が貼り合わされ、次いで熱処理されてなり、 多結晶シリ
コン層は、導電型の異なる２つの多結晶シリコン領域の
積層構造を有し、第１の単結晶シリコン基板側の多結晶
シリコン領域は第１導電型を有し、第２の単結晶シリコ
ン基板側の多結晶シリコン領域は第２導電型を有する複
合基板であることを特徴とする半導体基板に関する。
の単結晶シリコン基板の一主面に、該第１の単結晶シリ
コン基板より高濃度であって第２導電型キャリアのライ
フタイムキラーとなる第１導電型の多結晶シリコン層が
形成され、第２導電型で高濃度の第２の単結晶シリコン
基板の一主面に高濃度の第２導電型の多結晶シリコン層
が形成され、これら基板の多結晶シリコン層側の面同士
が貼り合わされ、次いで熱処理されてなり、 多結晶シリ
コン層は、導電型の異なる２つの多結晶シリコン領域の
積層構造を有し、第１の単結晶シリコン基板側の多結晶
シリコン領域は第１導電型を有し、第２の単結晶シリコ
ン基板側の多結晶シリコン領域は第２導電型を有する複
合基板であることを特徴とする半導体基板に関する。
【００１１】第２の発明は、第１導電型で低濃度の第１
の単結晶シリコン基板の一主面に、該第１の単結晶シリ
コン基板より高濃度であって第２導電型キャリアのライ
フタイムキラーとなる第１導電型の多結晶シリコン層が
形成され、第２導電型で高濃度の第２の単結晶シリコン
基板の一主面に真性の多結晶シリコン層が形成され、こ
れら基板の多結晶シリコン層側の面同士が貼り合わさ
れ、次いで熱処理されてなり、 多結晶シリコン層は、導
電型の異なる２つの多結晶シリコン領域の積層構造を有
し、第１の単結晶シリコン基板側の多結晶シリコン領域
は第１導電型を有し、第２の単結晶シリコン基板側の多
結晶シリコン領域は第２導電型を有する複合基板である
ことを特徴とする半導体基板に関する。
の単結晶シリコン基板の一主面に、該第１の単結晶シリ
コン基板より高濃度であって第２導電型キャリアのライ
フタイムキラーとなる第１導電型の多結晶シリコン層が
形成され、第２導電型で高濃度の第２の単結晶シリコン
基板の一主面に真性の多結晶シリコン層が形成され、こ
れら基板の多結晶シリコン層側の面同士が貼り合わさ
れ、次いで熱処理されてなり、 多結晶シリコン層は、導
電型の異なる２つの多結晶シリコン領域の積層構造を有
し、第１の単結晶シリコン基板側の多結晶シリコン領域
は第１導電型を有し、第２の単結晶シリコン基板側の多
結晶シリコン領域は第２導電型を有する複合基板である
ことを特徴とする半導体基板に関する。
【００１２】第３の発明は、縦型電力用半導体素子の基
板として用いられる第１又は第２の発明の半導体基板に
関する。
板として用いられる第１又は第２の発明の半導体基板に
関する。
【００１３】第４の発明は、第１又は第２の発明の半導
体基板を用いてなる縦型電力用半導体素子に関する。
体基板を用いてなる縦型電力用半導体素子に関する。
【００１４】
【００１５】第５の発明は、第１導電型で低濃度の第１
の単結晶シリコン基板の一主面に、該第１の単結晶シリ
コン基板より高濃度であって第２導電型キャリアのライ
フタイムキラーとなる第１導電型の多結晶シリコン層を
形成し、第２導電型で高濃度の第２の単結晶シリコン基
板の一主面に高濃度の第２導電型の多結晶シリコン層を
形成し、これら基板の多結晶シリコン層側の面同士を貼
り合わせ、次いで熱処理を行い、 多結晶シリコン層は、
導電型の異なる２つの多結晶シリコン領域の積層構造を
有し、第１の単結晶シリコン基板側の多結晶シリコン領
域は第１導電型を有し、第２の単結晶シリコン基板側の
多結晶シリコン領域は第２導電型を有する複合基板と
し、その後に縦型電力用半導体素子を形成することを特
徴とする半導体基板の製造方法に関する。
の単結晶シリコン基板の一主面に、該第１の単結晶シリ
コン基板より高濃度であって第２導電型キャリアのライ
フタイムキラーとなる第１導電型の多結晶シリコン層を
形成し、第２導電型で高濃度の第２の単結晶シリコン基
板の一主面に高濃度の第２導電型の多結晶シリコン層を
形成し、これら基板の多結晶シリコン層側の面同士を貼
り合わせ、次いで熱処理を行い、 多結晶シリコン層は、
導電型の異なる２つの多結晶シリコン領域の積層構造を
有し、第１の単結晶シリコン基板側の多結晶シリコン領
域は第１導電型を有し、第２の単結晶シリコン基板側の
多結晶シリコン領域は第２導電型を有する複合基板と
し、その後に縦型電力用半導体素子を形成することを特
徴とする半導体基板の製造方法に関する。
【００１６】第６の発明は、第１導電型で低濃度の第１
の単結晶シリコン基板の一主面に、該第１の単結晶シリ
コン基板より高濃度であって第２導電型キャリアのライ
フタイムキラーとなる第１導電型の多結晶シリコン層を
形成し、第２導電型で高濃度の第２の単結晶シリコン基
板の一主面に真性の多結晶シリコン層を形成し、これら
基板の多結晶シリコン層側の面同士を貼り合わせ、次い
で熱処理を行い、 多結晶シリコン層は、導電型の異なる
２つの多結晶シリコン領域の積層構造を有し、第１の単
結晶シリコン基板側の多結晶シリコン領域は第１導電型
を有し、第２の単結晶シリコン基板側の多結晶シリコン
領域は第２導電型を有する複合基板とし、その後に縦型
電力用半導体素子を形成することを特徴とする半導体基
板の製造方法に関する。
の単結晶シリコン基板の一主面に、該第１の単結晶シリ
コン基板より高濃度であって第２導電型キャリアのライ
フタイムキラーとなる第１導電型の多結晶シリコン層を
形成し、第２導電型で高濃度の第２の単結晶シリコン基
板の一主面に真性の多結晶シリコン層を形成し、これら
基板の多結晶シリコン層側の面同士を貼り合わせ、次い
で熱処理を行い、 多結晶シリコン層は、導電型の異なる
２つの多結晶シリコン領域の積層構造を有し、第１の単
結晶シリコン基板側の多結晶シリコン領域は第１導電型
を有し、第２の単結晶シリコン基板側の多結晶シリコン
領域は第２導電型を有する複合基板とし、その後に縦型
電力用半導体素子を形成することを特徴とする半導体基
板の製造方法に関する。
【００１７】第７の発明は、熱処理を行い複合基板と
し、次いで第１の単結晶シリコン基板の他主面を研削・
研磨し、その後に縦型電力用半導体素子を形成すること
を特徴とする第５又は第６の発明の半導体基板の製造方
法に関する。
し、次いで第１の単結晶シリコン基板の他主面を研削・
研磨し、その後に縦型電力用半導体素子を形成すること
を特徴とする第５又は第６の発明の半導体基板の製造方
法に関する。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【００１９】実施形態１ 図１は本発明の第１の実施形態の製造工程断面図であ
り、図２は本実施形態の方法による基板を用いて作製さ
れた縦型ＩＧＢＴの断面図である。まず、高低抗のｎ−
型単結晶シリコン基板（１）を用意する（図１
（ａ））。このｎ−型単結晶シリコン基板の抵抗率は、
後に形成する素子に要求される耐圧によって決定され、
数１００Ｖ〜１０００Ｖ以上の耐圧を得たい場合は、数
１０Ωｃｍ〜１００Ωｃｍ以上とすることが望ましい。
ｎ−型単結晶シリコン基板の厚さは、後に研削・研磨を
行うため、例えば直径６インチの場合６００μｍ程度の
一般的な厚さのものでかまわないが、素子の特性により
必要とされる厚さ以上、例えば１０００Ｖ耐圧の場合１
００μｍ程度以上であることが好ましい。
り、図２は本実施形態の方法による基板を用いて作製さ
れた縦型ＩＧＢＴの断面図である。まず、高低抗のｎ−
型単結晶シリコン基板（１）を用意する（図１
（ａ））。このｎ−型単結晶シリコン基板の抵抗率は、
後に形成する素子に要求される耐圧によって決定され、
数１００Ｖ〜１０００Ｖ以上の耐圧を得たい場合は、数
１０Ωｃｍ〜１００Ωｃｍ以上とすることが望ましい。
ｎ−型単結晶シリコン基板の厚さは、後に研削・研磨を
行うため、例えば直径６インチの場合６００μｍ程度の
一般的な厚さのものでかまわないが、素子の特性により
必要とされる厚さ以上、例えば１０００Ｖ耐圧の場合１
００μｍ程度以上であることが好ましい。
【００２０】次に図１（ｂ）に示すように、ｎ−型単結
晶シリコン基板（１）の表面に、ＣＶＤ法などにより６
００〜１２００℃程度で低抵抗のｎ＋型多結晶シリコン
層（２）を厚さ数μｍに形成する。リン、アンチモン又
はヒ素を添加しながら形成し、抵抗率を１０-2〜１０0
Ωｃｍ程度のオーダーとすることが望ましい。
晶シリコン基板（１）の表面に、ＣＶＤ法などにより６
００〜１２００℃程度で低抵抗のｎ＋型多結晶シリコン
層（２）を厚さ数μｍに形成する。リン、アンチモン又
はヒ素を添加しながら形成し、抵抗率を１０-2〜１０0
Ωｃｍ程度のオーダーとすることが望ましい。
【００２１】続いて、ｎ＋型多結晶シリコン層（２）の
表面をメカノケミカル法などにより研磨を行い平坦面と
した後、室温・大気中において、低抵抗のｐ＋型単結晶
シリコン基板（３）と貼り合わせ、次いで１０００〜１
２００℃程度で１〜２時間程度の熱処理を行い、強固に
接合された１枚の複合基板を得る（図１（ｃ））。な
お、ｐ＋型単結晶シリコン基板（３）の抵抗率は１０-3
〜１０-2Ωｃｍ程度のオーダーとすることが望ましい。
表面をメカノケミカル法などにより研磨を行い平坦面と
した後、室温・大気中において、低抵抗のｐ＋型単結晶
シリコン基板（３）と貼り合わせ、次いで１０００〜１
２００℃程度で１〜２時間程度の熱処理を行い、強固に
接合された１枚の複合基板を得る（図１（ｃ））。な
お、ｐ＋型単結晶シリコン基板（３）の抵抗率は１０-3
〜１０-2Ωｃｍ程度のオーダーとすることが望ましい。
【００２２】最後に、ｎ−型単結晶シリコン基板（１）
の表面を研削・研磨し、所望の厚さに仕上げる（図１
（ｄ））。
の表面を研削・研磨し、所望の厚さに仕上げる（図１
（ｄ））。
【００２３】以上のようにして作製された基板を用いて
既知の製法により縦型ＩＧＢＴを形成する（図２）。
既知の製法により縦型ＩＧＢＴを形成する（図２）。
【００２４】次に、図２の縦型ＩＧＢＴの動作について
説明する。ゲート多結晶シリコン（６）に正電圧を印加
し、それが閾値を超えるとｐ−型ベース層（７）表面に
チャネルが形成され、ｎ＋型エミッタ層（８）からｎ−
型べース層（４）へ電子が流れ込む。さらにｎ−型ベー
ス層（４）に流れ込んだ電子は、ｎ＋型多結晶シリコン
層（２）を通って、ｐ＋型単結晶シリコン基板（３）へ
注入される。一方、このｐ＋型単結晶シリコン基板から
は、ｎ＋型多結晶シリコン層（２）及びｎ−型ベース層
（４）へ正孔が注入され、素子はオン状態になり、コレ
クタ電極（１１）からエミッタ電極（１０）へ電流が流
れる。次に、ゲート多結晶シリコン（６）に印加した正
電圧を閾値以下にすると、ｎ−型ベース層（４）へ注入
された正孔が、ｐ−型ベース層（７）あるいはｐ＋型単
結晶シリコン基板（３）へ移動するか、ｎ−型ベース層
（４）中で再結合するかして消失した後、素子はオフ状
態となる。
説明する。ゲート多結晶シリコン（６）に正電圧を印加
し、それが閾値を超えるとｐ−型ベース層（７）表面に
チャネルが形成され、ｎ＋型エミッタ層（８）からｎ−
型べース層（４）へ電子が流れ込む。さらにｎ−型ベー
ス層（４）に流れ込んだ電子は、ｎ＋型多結晶シリコン
層（２）を通って、ｐ＋型単結晶シリコン基板（３）へ
注入される。一方、このｐ＋型単結晶シリコン基板から
は、ｎ＋型多結晶シリコン層（２）及びｎ−型ベース層
（４）へ正孔が注入され、素子はオン状態になり、コレ
クタ電極（１１）からエミッタ電極（１０）へ電流が流
れる。次に、ゲート多結晶シリコン（６）に印加した正
電圧を閾値以下にすると、ｎ−型ベース層（４）へ注入
された正孔が、ｐ−型ベース層（７）あるいはｐ＋型単
結晶シリコン基板（３）へ移動するか、ｎ−型ベース層
（４）中で再結合するかして消失した後、素子はオフ状
態となる。
【００２５】次に、本発明の第１の実施形態の効果につ
いて説明する。本発明の第１の実施形態では、ｎ−／ｎ
＋／ｐ＋の三層で構成される基板において、ｎ＋層は高
濃度に不純物が添加された多結晶シリコン層であるた
め、素子がオン状態のときのｐ＋層からｎ−層への正孔
の注入が、高濃度の電子およびシリコンの結晶粒界によ
って抑制される。このため、ターンオフ時間が短く、高
速スイッチングが行える。
いて説明する。本発明の第１の実施形態では、ｎ−／ｎ
＋／ｐ＋の三層で構成される基板において、ｎ＋層は高
濃度に不純物が添加された多結晶シリコン層であるた
め、素子がオン状態のときのｐ＋層からｎ−層への正孔
の注入が、高濃度の電子およびシリコンの結晶粒界によ
って抑制される。このため、ターンオフ時間が短く、高
速スイッチングが行える。
【００２６】また、貼り合わせた２枚の基板の接合界面
は多結晶シリコン面と単結晶シリコン面であるため、貼
り合わせ後の熱処理および素子形成プロセスにおける熱
処理により、接合界面近傍を含む多結晶シリコン層にお
いて再結晶化が進む。このため、接合強度の大きな複合
基板が得られる。
は多結晶シリコン面と単結晶シリコン面であるため、貼
り合わせ後の熱処理および素子形成プロセスにおける熱
処理により、接合界面近傍を含む多結晶シリコン層にお
いて再結晶化が進む。このため、接合強度の大きな複合
基板が得られる。
【００２７】実施形態２ 図３は、本発明の第２の実施形態の製造工程断面図であ
る。まずｎ−型単結晶シリコン基板（１）及びｐ＋型単
結晶シリコン基板（３）を用意する（図１（ａ））。
る。まずｎ−型単結晶シリコン基板（１）及びｐ＋型単
結晶シリコン基板（３）を用意する（図１（ａ））。
【００２８】次に、ｎ−型単結晶シリコン基板(１）及
びｐ＋型単結晶シリコン基板（３）の表面に、それぞれ
ｎ＋型多結晶シリコン層（２）及びｐ＋型多結晶シリコ
ン層（１２）を厚さ数μｍに形成する（図３（ｂ））。
ｐ＋型多結晶シリコン層は、ｎ＋型多結晶シリコン層の
形成と同様にＣＶＤ法などにより形成し、ボロンを添加
することでＰ＋型単結晶シリコン基板と同等の抵抗率と
する。
びｐ＋型単結晶シリコン基板（３）の表面に、それぞれ
ｎ＋型多結晶シリコン層（２）及びｐ＋型多結晶シリコ
ン層（１２）を厚さ数μｍに形成する（図３（ｂ））。
ｐ＋型多結晶シリコン層は、ｎ＋型多結晶シリコン層の
形成と同様にＣＶＤ法などにより形成し、ボロンを添加
することでＰ＋型単結晶シリコン基板と同等の抵抗率と
する。
【００２９】続いて、ｎ＋型多結晶シリコン層（２）及
びｐ＋型多結晶シリコン層（１２）の表面を研磨して平
坦面とした後、その平坦面どうしを貼り合わせ、次いで
熱処理を行い、強固に接合された１枚の複合基板を得る
（図１（ｃ））。
びｐ＋型多結晶シリコン層（１２）の表面を研磨して平
坦面とした後、その平坦面どうしを貼り合わせ、次いで
熱処理を行い、強固に接合された１枚の複合基板を得る
（図１（ｃ））。
【００３０】本実施形態においては、貼り合わされた２
枚の基板の接合界面は多結晶シリコン面同士であるが、
実施形態１と同様に、熱処理により多結晶シリコンの再
結晶化が進むため、接合強度の大きな複合基板を得るこ
とができる。
枚の基板の接合界面は多結晶シリコン面同士であるが、
実施形態１と同様に、熱処理により多結晶シリコンの再
結晶化が進むため、接合強度の大きな複合基板を得るこ
とができる。
【００３１】実施形態３ 図４は、本発明の第３の実施形態の製造工程断面図であ
る。本実施形態では、ｐ＋型単結晶シリコン基板（３）
の表面には不純物を添加せずに多結晶シリコン層（１
３）を厚さ数μｍに形成する以外は、本発明の第２の実
施形態と同様にして、１枚の複合基板を作製する。
る。本実施形態では、ｐ＋型単結晶シリコン基板（３）
の表面には不純物を添加せずに多結晶シリコン層（１
３）を厚さ数μｍに形成する以外は、本発明の第２の実
施形態と同様にして、１枚の複合基板を作製する。
【００３２】本実施形態では、ｎ＋型多結晶シリコン層
（２）とｐ＋型単結晶シリコン基板（３）との間に、不
純物の添加されていない多結晶シリコン層（１３）があ
る。しかし、貼り合わせ後の熱処理および素子形成プロ
セスにおける熱処理によって、多結晶シリコン層（１
３）へ、ｎ＋型多結晶シリコン層（２）側からはｎ型不
純物が、またｐ＋型単結晶シリコン基板（３）側からは
ｐ型不純物が拡散するため、この多結晶シリコン層（１
３）にはある濃度勾配を持ったｎ＋型の領域とｐ＋型の
領域が形成される。したがって、本発明の第２の実施形
態で行った、ｐ＋型単結晶シリコン基板表面に形成する
多結晶シリコン層への不純物の添加を省略でき、しかも
十分な効果を得ることができる。
（２）とｐ＋型単結晶シリコン基板（３）との間に、不
純物の添加されていない多結晶シリコン層（１３）があ
る。しかし、貼り合わせ後の熱処理および素子形成プロ
セスにおける熱処理によって、多結晶シリコン層（１
３）へ、ｎ＋型多結晶シリコン層（２）側からはｎ型不
純物が、またｐ＋型単結晶シリコン基板（３）側からは
ｐ型不純物が拡散するため、この多結晶シリコン層（１
３）にはある濃度勾配を持ったｎ＋型の領域とｐ＋型の
領域が形成される。したがって、本発明の第２の実施形
態で行った、ｐ＋型単結晶シリコン基板表面に形成する
多結晶シリコン層への不純物の添加を省略でき、しかも
十分な効果を得ることができる。
【００３３】以上、ｎ−／ｎ＋／ｐ＋の三層構造の基板
について説明したが、ｐ−／ｐ＋／ｎ＋のようにｐｎを
反転させた構造であって、少数キャリアが電子の場合に
おいても同様の効果が得られる。
について説明したが、ｐ−／ｐ＋／ｎ＋のようにｐｎを
反転させた構造であって、少数キャリアが電子の場合に
おいても同様の効果が得られる。
【００３４】
【発明の効果】本発明の第１の効果は、素子のターンオ
フを高速化ができることである。その理由は、素子がオ
ン状態のときの、高濃度の第２導電型の単結晶シリコン
基板から第１導電型の低濃度ベース層への少数キヤリア
の注入が、高濃度の第１導電型の多結晶シリコン層によ
って抑制されるからである。
フを高速化ができることである。その理由は、素子がオ
ン状態のときの、高濃度の第２導電型の単結晶シリコン
基板から第１導電型の低濃度ベース層への少数キヤリア
の注入が、高濃度の第１導電型の多結晶シリコン層によ
って抑制されるからである。
【００３５】本発明の第２の効果は、２枚の基板を貼り
合わせた複合基板の接合強度を大きくできることであ
る。その理由は、熱処理により、接合界面近傍で多結晶
シリコンの再結晶化が起こるためである。また、基板の
接合面におけるボイドの発生を抑制できるという効果が
ある。
合わせた複合基板の接合強度を大きくできることであ
る。その理由は、熱処理により、接合界面近傍で多結晶
シリコンの再結晶化が起こるためである。また、基板の
接合面におけるボイドの発生を抑制できるという効果が
ある。
【図１】本発明の半導体基板の製造方法の工程断面図で
ある。
ある。
【図２】本発明の半導体基板を用いて作製された半導体
素子の断面図である。
素子の断面図である。
【図３】本発明の半導体基板の製造方法の工程断面図で
ある。
ある。
【図４】本発明の半導体基板の製造方法の工程断面図で
ある。
ある。
【図５】従来の半導体基板の製造方法の工程断面図であ
る。
る。
【符号の説明】 １ ｎ−型単結晶シリコン基板 ２ ｎ＋型多結晶シリコン層 ３ ｐ＋型単結晶シリコン基板 ４ ｎ−型ベース層 ５ ゲート絶縁膜 ６ ゲート多結晶シリコン ７ ｐ−型ベース層 ８ ｎ＋型エミッタ層 ９ 層間絶縁層 １０ エミッタ電極 １１ コレクタ電極 １２ ｐ＋型多結晶シリコン層 １３ 多結晶シリコン層 ２１ ｎ＋型バッファ層 ２２ ｐ＋型拡散層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/74 Ｃ ３０１ (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/02 H01L 29/74 H01L 21/332
Claims (7)
- 【請求項１】 第１導電型で低濃度の第１の単結晶シリ
コン基板の一主面に、該第１の単結晶シリコン基板より
高濃度であって第２導電型キャリアのライフタイムキラ
ーとなる第１導電型の多結晶シリコン層が形成され、第
２導電型で高濃度の第２の単結晶シリコン基板の一主面
に高濃度の第２導電型の多結晶シリコン層が形成され、
これら基板の多結晶シリコン層側の面同士が貼り合わさ
れ、次いで熱処理されてなり、 多結晶シリコン層は、導電型の異なる２つの多結晶シリ
コン領域の積層構造を有し、第１の単結晶シリコン基板
側の多結晶シリコン領域は第１導電型を有し、第２の単
結晶シリコン基板側の多結晶シリコン領域は第２導電型
を有する 複合基板であることを特徴とする半導体基板。 - 【請求項２】 第１導電型で低濃度の第１の単結晶シリ
コン基板の一主面に、該第１の単結晶シリコン基板より
高濃度であって第２導電型キャリアのライフタイムキラ
ーとなる第１導電型の多結晶シリコン層が形成され、第
２導電型で高濃度の第２の単結晶シリコン基板の一主面
に真性の多結晶シリコン層が形成され、これら基板の多
結晶シリコン層側の面同士が貼り合わされ、次いで熱処
理されてなり、 多結晶シリコン層は、導電型の異なる２つの多結晶シリ
コン領域の積層構造を有し、第１の単結晶シリコン基板
側の多結晶シリコン領域は第１導電型を有し、第２の単
結晶シリコン基板側の多結晶シリコン領域は第２導電型
を有する 複合基板であることを特徴とする半導体基板。 - 【請求項３】 縦型電力用半導体素子の基板として用い
られる請求項１又は２記載の半導体基板。 - 【請求項４】 請求項１又は２記載の半導体基板を用い
てなる縦型電力用半導体素子。 - 【請求項５】 第１導電型で低濃度の第１の単結晶シリ
コン基板の一主面に、該第１の単結晶シリコン基板より
高濃度であって第２導電型キャリアのライフタイムキラ
ーとなる第１導電型の多結晶シリコン層を形成し、第２
導電型で高濃度の第２の単結晶シリコン基板の一主面に
高濃度の第２導電型の多結晶シリコン層を形成し、これ
ら基板の多結晶シリコン層側の面同士を貼り合わせ、次
いで熱処理を行い、 多結晶シリコン層は、導電型の異なる２つの多結晶シリ
コン領域の積層構造を有し、第１の単結晶シリコン基板
側の多結晶シリコン領域は第１導電型を有し、第２の単
結晶シリコン基板側の多結晶シリコン領域は第２導電型
を有する 複合基板とし、その後に縦型電力用半導体素子
を形成することを特徴とする半導体基板の製造方法。 - 【請求項６】 第１導電型で低濃度の第１の単結晶シリ
コン基板の一主面に、該第１の単結晶シリコン基板より
高濃度であって第２導電型キャリアのライフタイムキラ
ーとなる第１導電型の多結晶シリコン層を形成し、第２
導電型で高濃度の第２の単結晶シリコン基板の一主面に
真性の多結晶シリコン層を形成し、これら基板の多結晶
シリコン層側の面同士を貼り合わせ、次いで熱処理を行
い、 多結晶シリコン層は、導電型の異なる２つの多結晶シリ
コン領域の積層構造を有し、第１の単結晶シリコン基板
側の多結晶シリコン領域は第１導電型を有し、第２の単
結晶シリコン基板側の多結晶シリコン領域は第２導電型
を有する 複合基板とし、その後に縦型電力用半導体素子
を形成することを特徴とする半導体基板の製造方法。 - 【請求項７】 熱処理を行い複合基板とし、次いで第１
の単結晶シリコン基板の他主面を研削・研磨し、その後
に縦型電力用半導体素子を形成することを特徴とする請
求項５又は６記載の半導体基板の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8159723A JP2917919B2 (ja) | 1996-06-20 | 1996-06-20 | 半導体基板およびその製造方法、並びに半導体素子 |
| US08/874,737 US5858855A (en) | 1996-06-20 | 1997-06-13 | Semiconductor substrate, process for production thereof, and semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8159723A JP2917919B2 (ja) | 1996-06-20 | 1996-06-20 | 半導体基板およびその製造方法、並びに半導体素子 |
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| Publication Number | Publication Date |
|---|---|
| JPH1012628A JPH1012628A (ja) | 1998-01-16 |
| JP2917919B2 true JP2917919B2 (ja) | 1999-07-12 |
Family
ID=15699880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8159723A Expired - Fee Related JP2917919B2 (ja) | 1996-06-20 | 1996-06-20 | 半導体基板およびその製造方法、並びに半導体素子 |
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| Country | Link |
|---|---|
| US (1) | US5858855A (ja) |
| JP (1) | JP2917919B2 (ja) |
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|---|---|---|---|---|
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| DE10048437A1 (de) * | 2000-09-29 | 2002-04-18 | Eupec Gmbh & Co Kg | Verfahren zum Herstellen eines Körpers aus Halbleitermaterial mit reduzierter mittlerer freier Weglänge und mit dem Verfahren hergestellter Körper |
| US7407863B2 (en) * | 2003-10-07 | 2008-08-05 | Board Of Trustees Of The University Of Illinois | Adhesive bonding with low temperature grown amorphous or polycrystalline compound semiconductors |
| US7259077B2 (en) * | 2004-04-29 | 2007-08-21 | Sychip Inc. | Integrated passive devices |
| CN103839989A (zh) * | 2012-11-23 | 2014-06-04 | 中国科学院微电子研究所 | 一种带缓冲层的低压igbt及其制作方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276645A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | 複合半導体結晶体構造 |
| JPS6417476A (en) * | 1987-07-10 | 1989-01-20 | Fuji Electric Co Ltd | Mos gate bipolar transistor |
| JP2500806B2 (ja) * | 1987-11-13 | 1996-05-29 | 日産自動車株式会社 | 半導体基板の製造方法 |
| JPH04266047A (ja) * | 1991-02-20 | 1992-09-22 | Fujitsu Ltd | 埋め込み層形成に相当するｓｏｉ型半導体装置の製造方法及び半導体装置 |
| JPH05251292A (ja) * | 1992-03-06 | 1993-09-28 | Nec Corp | 半導体装置の製造方法 |
| US5234535A (en) * | 1992-12-10 | 1993-08-10 | International Business Machines Corporation | Method of producing a thin silicon-on-insulator layer |
| JP2526786B2 (ja) * | 1993-05-22 | 1996-08-21 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US5346848A (en) * | 1993-06-01 | 1994-09-13 | Motorola, Inc. | Method of bonding silicon and III-V semiconductor materials |
| JP3006387B2 (ja) * | 1993-12-15 | 2000-02-07 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| DE69329999T2 (de) * | 1993-12-29 | 2001-09-13 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania | Verfahren zur Herstellung integrierter Schaltungen, insbesondere intelligenter Leistungsanordnungen |
| US5478758A (en) * | 1994-06-03 | 1995-12-26 | At&T Corp. | Method of making a getterer for multi-layer wafers |
| JP2624186B2 (ja) * | 1994-07-29 | 1997-06-25 | 日本電気株式会社 | 貼り合わせシリコン基板の製造方法 |
| US5444014A (en) * | 1994-12-16 | 1995-08-22 | Electronics And Telecommunications Research Institute | Method for fabricating semiconductor device |
| JPH0982955A (ja) * | 1995-09-14 | 1997-03-28 | Hitachi Ltd | 半導体装置の製法 |
-
1996
- 1996-06-20 JP JP8159723A patent/JP2917919B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-13 US US08/874,737 patent/US5858855A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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| US5858855A (en) | 1999-01-12 |
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