JPH10294321A - ラテラルｐｎｐトランジスタおよびその製造方法 - Google Patents
ラテラルｐｎｐトランジスタおよびその製造方法Info
- Publication number
- JPH10294321A JPH10294321A JP10100889A JP10088998A JPH10294321A JP H10294321 A JPH10294321 A JP H10294321A JP 10100889 A JP10100889 A JP 10100889A JP 10088998 A JP10088998 A JP 10088998A JP H10294321 A JPH10294321 A JP H10294321A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- emitter
- collector
- lateral pnp
- pnp transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/231—Emitter or collector electrodes for bipolar transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/60—Lateral BJTs
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＢＩＣＭＯＳ集積回路において、高い利得を
有するラテラルＰＮＰトランジスタを提供する。 【解決手段】 ラテラルＰＮＰトランジスタは、薄くド
ープされた半導体層の上部表面に形成されかつ同じ上部
表面内に形成されたコレクタリングで取囲まれた、エミ
ッタ領域を含む。このエミッタをコレクタリングから分
離する半導体層のリング状区域は、ポリシリコン層でコ
ーティングされた絶縁層を含み、その両側に、絶縁スペ
ーサが形成される。
有するラテラルＰＮＰトランジスタを提供する。 【解決手段】 ラテラルＰＮＰトランジスタは、薄くド
ープされた半導体層の上部表面に形成されかつ同じ上部
表面内に形成されたコレクタリングで取囲まれた、エミ
ッタ領域を含む。このエミッタをコレクタリングから分
離する半導体層のリング状区域は、ポリシリコン層でコ
ーティングされた絶縁層を含み、その両側に、絶縁スペ
ーサが形成される。
Description
【０００１】
【技術分野】この発明は、集積回路の製造に関し、より
特定的には、ＭＯＳコンポーネントとバイポーラコンポ
ーネントとの共存を可能にする集積回路技術（ＢＩＣＭ
ＯＳ技術）におけるラテラルＰＮＰトランジスタの製造
に関する。
特定的には、ＭＯＳコンポーネントとバイポーラコンポ
ーネントとの共存を可能にする集積回路技術（ＢＩＣＭ
ＯＳ技術）におけるラテラルＰＮＰトランジスタの製造
に関する。
【０００２】
【発明の背景】以下に、１９９７年２月２８日に出願さ
れた、本願出願人のフランス特許出願番号第９７／０２
６３７号に記載された技術について説明する。
れた、本願出願人のフランス特許出願番号第９７／０２
６３７号に記載された技術について説明する。
【０００３】図１は、上述のＢＩＣＭＯＳ技術において
実現可能な、ラテラルＰＮＰトランジスタ５の一例を示
す。参照番号１はＰ型基板を示し、その上にＮ型エピタ
キシャル層２が形成される。ＰＮＰトランジスタ５が形
成されるべき領域においては、基板１とエピタキシャル
層２との間にＮ+ 型埋込層３が形成される。コンポーネ
ントの異なる区域は厚い酸化物領域４の部分によって境
界を定められる。係る技術においては、マスクの寸法は
０．３μｍから０．５μｍ程度であり、エピタキシャル
層２は１マイクロメータ程度の厚さを有し、厚い酸化物
領域４は厚さが０．６μｍ程度となる。したがって、半
導体コンポーネントを表現する分野において従来からそ
うであるように、図面は一律の縮尺に従わずに描かれて
いると理解されたい。
実現可能な、ラテラルＰＮＰトランジスタ５の一例を示
す。参照番号１はＰ型基板を示し、その上にＮ型エピタ
キシャル層２が形成される。ＰＮＰトランジスタ５が形
成されるべき領域においては、基板１とエピタキシャル
層２との間にＮ+ 型埋込層３が形成される。コンポーネ
ントの異なる区域は厚い酸化物領域４の部分によって境
界を定められる。係る技術においては、マスクの寸法は
０．３μｍから０．５μｍ程度であり、エピタキシャル
層２は１マイクロメータ程度の厚さを有し、厚い酸化物
領域４は厚さが０．６μｍ程度となる。したがって、半
導体コンポーネントを表現する分野において従来からそ
うであるように、図面は一律の縮尺に従わずに描かれて
いると理解されたい。
【０００４】Ｎ型エピタキシャル層２内に、Ｐ型の濃く
ドープされたリング状コレクタ領域８で囲まれたＰ型の
同じく濃くドープされたエミッタ領域６が形成される。
エミッタ領域６は、厚い酸化物領域４のリング９で取囲
まれている。Ｎ型ドライブイン１０は、埋込層３と、Ｎ
型の濃くドープされた表面ベース領域１１とを接続し、
ベースコンタクトリカバリ領域を形成する。ＰＮＰトラ
ンジスタ５全体は、平坦化された絶縁層１２で覆われ、
それを通じて、エミッタ、コレクタ、およびベースとの
コンタクト用のバイア１４、１５および１６が形成され
る。各バイアはそれぞれメタライゼーション１７、１８
および１９で覆われる。コンタクトの品質を高めるため
に、エミッタ領域６、コレクタ領域８、およびベース領
域１１の各々はその表面がそれぞれ、たとえばチタニウ
ムシリサイド等のシリサイド領域２１、２２、および２
３でコーティングされる。
ドープされたリング状コレクタ領域８で囲まれたＰ型の
同じく濃くドープされたエミッタ領域６が形成される。
エミッタ領域６は、厚い酸化物領域４のリング９で取囲
まれている。Ｎ型ドライブイン１０は、埋込層３と、Ｎ
型の濃くドープされた表面ベース領域１１とを接続し、
ベースコンタクトリカバリ領域を形成する。ＰＮＰトラ
ンジスタ５全体は、平坦化された絶縁層１２で覆われ、
それを通じて、エミッタ、コレクタ、およびベースとの
コンタクト用のバイア１４、１５および１６が形成され
る。各バイアはそれぞれメタライゼーション１７、１８
および１９で覆われる。コンタクトの品質を高めるため
に、エミッタ領域６、コレクタ領域８、およびベース領
域１１の各々はその表面がそれぞれ、たとえばチタニウ
ムシリサイド等のシリサイド領域２１、２２、および２
３でコーティングされる。
【０００５】好ましくは、絶縁の目的のために、ＰＮＰ
トランジスタ５全体を、Ｐ型拡散領域２６で上部を覆わ
れたＰ型埋込層２５で取囲む。この層は、埋込層３から
エピタキシャル層２の表面に延在する。
トランジスタ５全体を、Ｐ型拡散領域２６で上部を覆わ
れたＰ型埋込層２５で取囲む。この層は、埋込層３から
エピタキシャル層２の表面に延在する。
【０００６】実際に、そのようなラテラルＰＮＰトラン
ジスタ５は、低い利得を有すると考えられる。
ジスタ５は、低い利得を有すると考えられる。
【０００７】
【発明の概要】この発明の原理に従えば、先に説明した
よりも高い利得を有するラテラルＰＮＰトランジスタが
提供される。このようなラテラルＰＮＰトランジスタ
は、上述の製造技術において使用された製造ステップの
数を増やしたり性質を向上させることなく、得ることが
できる。
よりも高い利得を有するラテラルＰＮＰトランジスタが
提供される。このようなラテラルＰＮＰトランジスタ
は、上述の製造技術において使用された製造ステップの
数を増やしたり性質を向上させることなく、得ることが
できる。
【０００８】この発明の一実施例に従えば、ＢＩＣＭＯ
Ｓ集積回路において、以下の特徴を有するラテラルＰＮ
Ｐトランジスタが提供される。すなわち、該ラテラルＰ
ＮＰトランジスタはエミッタ領域を含み、そのエミッタ
領域は、薄くドープされた半導体層の上部表面内に形成
され、かつ、その半導体層の上部表面内に形成されたコ
レクタリングで取囲まれている。ここで、そのエミッタ
領域をコレクタリングから分離する半導体層のリング状
の区域は、ポリシリコン層でコーティングされた絶縁層
を含み、その両側に絶縁スペーサが形成される。
Ｓ集積回路において、以下の特徴を有するラテラルＰＮ
Ｐトランジスタが提供される。すなわち、該ラテラルＰ
ＮＰトランジスタはエミッタ領域を含み、そのエミッタ
領域は、薄くドープされた半導体層の上部表面内に形成
され、かつ、その半導体層の上部表面内に形成されたコ
レクタリングで取囲まれている。ここで、そのエミッタ
領域をコレクタリングから分離する半導体層のリング状
の区域は、ポリシリコン層でコーティングされた絶縁層
を含み、その両側に絶縁スペーサが形成される。
【０００９】この発明の別の実施例に従えば、エミッタ
区域およびコレクタ区域は金属シリサイド領域でコーテ
ィングされる。
区域およびコレクタ区域は金属シリサイド領域でコーテ
ィングされる。
【００１０】この発明の別の実施例に従えば、エミッタ
コンタクトはポリシリコン層に接続される。
コンタクトはポリシリコン層に接続される。
【００１１】この発明の別の実施例に従えば、上記半導
体層は第１の導電型のエピタキシャル層であって、これ
は、逆導電型の単結晶シリコンウェハ上に形成される。
ここで、第１の導電型の、高いドーピングレベルの埋込
層がウェハとエピタキシャル層との境界面に形成され
て、ベースコンタクトに接続された第１の導電型の濃く
ドープされた層を介して表面に接続される。
体層は第１の導電型のエピタキシャル層であって、これ
は、逆導電型の単結晶シリコンウェハ上に形成される。
ここで、第１の導電型の、高いドーピングレベルの埋込
層がウェハとエピタキシャル層との境界面に形成され
て、ベースコンタクトに接続された第１の導電型の濃く
ドープされた層を介して表面に接続される。
【００１２】この発明の別の実施例に従えば、上述のラ
テラルＰＮＰトランジスタを製造するための、以下のス
テップを含む方法が提供される。すなわち、厚い酸化物
でエミッタ／コレクタ区域の境界を定めるステップと、
絶縁材料の層を堆積するステップと、ポリシリコン層を
堆積するステップと、エミッタとコレクタとの間の分離
区域の輪郭にほぼ従ってポリシリコン層をエッチングす
るステップと、そのポリシリコン層の両側に絶縁スペー
サを形成するステップと、エミッタおよびコレクタの注
入を行なうステップとを含む、方法である。
テラルＰＮＰトランジスタを製造するための、以下のス
テップを含む方法が提供される。すなわち、厚い酸化物
でエミッタ／コレクタ区域の境界を定めるステップと、
絶縁材料の層を堆積するステップと、ポリシリコン層を
堆積するステップと、エミッタとコレクタとの間の分離
区域の輪郭にほぼ従ってポリシリコン層をエッチングす
るステップと、そのポリシリコン層の両側に絶縁スペー
サを形成するステップと、エミッタおよびコレクタの注
入を行なうステップとを含む、方法である。
【００１３】この発明の別の実施例に従えば、その方法
はさらに以下のステップを含む。すなわち、シリサイド
化ステップを行なうステップと、厚い酸化物の層を堆積
するステップと、エミッタおよびコレクタ領域とのコン
タクトのバイア、ならびにポリシリコン層の上部表面と
のコンタクトバイアを形成するステップと、エミッタお
よびポリシリコンバイアをメタライゼーションと接続す
るステップとを含む。
はさらに以下のステップを含む。すなわち、シリサイド
化ステップを行なうステップと、厚い酸化物の層を堆積
するステップと、エミッタおよびコレクタ領域とのコン
タクトのバイア、ならびにポリシリコン層の上部表面と
のコンタクトバイアを形成するステップと、エミッタお
よびポリシリコンバイアをメタライゼーションと接続す
るステップとを含む。
【００１４】この発明の上述の特性および利点は、添付
の図面に関連して、特定の実施例に関する以下の限定を
加えない説明において、詳細に述べられる。
の図面に関連して、特定の実施例に関する以下の限定を
加えない説明において、詳細に述べられる。
【００１５】
【詳細な説明】図２に示すように、この発明の一実施例
に従ったラテラルＰＮＰトランジスタ５０は、Ｎ型埋込
層３が予め形成された領域において、基板１上のエピタ
キシャル層２内に形成される。図２に示すこの発明の実
施例は、図１に示されたものと同様の領域および素子を
含むが、これら同様の領域および素子は明瞭化のために
同じ参照番号が付されている。ベースコンタクトは、埋
込層３と、シリサイド領域２３で上部を覆われたベース
領域１１との間の接続を形成する、Ｎ型にドープされた
ベースウェル領域１０によって回復される。エミッタ
は、Ｐ型のリング状コレクタ領域３２で取囲まれたＰ型
にドープされたエミッタ領域３１によって形成される。
に従ったラテラルＰＮＰトランジスタ５０は、Ｎ型埋込
層３が予め形成された領域において、基板１上のエピタ
キシャル層２内に形成される。図２に示すこの発明の実
施例は、図１に示されたものと同様の領域および素子を
含むが、これら同様の領域および素子は明瞭化のために
同じ参照番号が付されている。ベースコンタクトは、埋
込層３と、シリサイド領域２３で上部を覆われたベース
領域１１との間の接続を形成する、Ｎ型にドープされた
ベースウェル領域１０によって回復される。エミッタ
は、Ｐ型のリング状コレクタ領域３２で取囲まれたＰ型
にドープされたエミッタ領域３１によって形成される。
【００１６】図１の構造との明らかな違いは、エピタキ
シャル層２上に、エミッタとコレクタとの間にリングが
形成されることである。このリングは、比較的厚い絶縁
層３４、すなわち、ＭＯＳトランジスタのゲート絶縁層
よりも厚い層で形成され、その上に、絶縁材料で形成さ
れたスペーサ３６で取囲まれるポリシリコン層３５が形
成される。その後、エミッタ、ベース、およびコレクタ
の各領域３１、１１、３２は、バイア１４、１５、およ
び１６によって、エミッタ、ベース、およびコレクタの
各メタライゼーション３７、３８、および３９と接続さ
れる。エミッタ領域３１、コレクタ領域３２、およびベ
ース領域１１の各々は、金属シリサイドの層２１、２
２、２３でそれぞれコーティングされる。ここで、エミ
ッタメタライゼーション３７は、ポリシリコン層３５の
上部表面ともバイア４０によって接続されることが好ま
しく、ポリシリコン層３５は現時点でシリサイド層４１
でコーティングされている。この接続は、デバイスの動
作において特定の機能を果たすわけではなく、単に、ポ
リシリコン層３５がフローティングするのを防ぐための
ものである。もしこのリングがフローティング状態にお
かれれば、寄生現象下で充電し、エミッタ領域３１とコ
レクタ領域３２との間にチャネルが生まれるおそれがあ
る。
シャル層２上に、エミッタとコレクタとの間にリングが
形成されることである。このリングは、比較的厚い絶縁
層３４、すなわち、ＭＯＳトランジスタのゲート絶縁層
よりも厚い層で形成され、その上に、絶縁材料で形成さ
れたスペーサ３６で取囲まれるポリシリコン層３５が形
成される。その後、エミッタ、ベース、およびコレクタ
の各領域３１、１１、３２は、バイア１４、１５、およ
び１６によって、エミッタ、ベース、およびコレクタの
各メタライゼーション３７、３８、および３９と接続さ
れる。エミッタ領域３１、コレクタ領域３２、およびベ
ース領域１１の各々は、金属シリサイドの層２１、２
２、２３でそれぞれコーティングされる。ここで、エミ
ッタメタライゼーション３７は、ポリシリコン層３５の
上部表面ともバイア４０によって接続されることが好ま
しく、ポリシリコン層３５は現時点でシリサイド層４１
でコーティングされている。この接続は、デバイスの動
作において特定の機能を果たすわけではなく、単に、ポ
リシリコン層３５がフローティングするのを防ぐための
ものである。もしこのリングがフローティング状態にお
かれれば、寄生現象下で充電し、エミッタ領域３１とコ
レクタ領域３２との間にチャネルが生まれるおそれがあ
る。
【００１７】図２に示した装置を製造するための主要な
ステップは以下のとおりである：埋込層３および２５を
形成するステップ；エピタキシャル層２を形成するステ
ップ；Ｐウェル２６を形成するステップ；厚い酸化物領
域４を形成するステップ；ベースウェル領域１０をドー
プするステップ；（１００ｎｍ程度の厚さに）絶縁層３
４を堆積するステップ；ポリシリコン層を堆積するステ
ップ；その層をエッチングして領域３５の境界を定める
ステップ；絶縁層３４をエッチングするステップ；スペ
ーサ３６を形成するステップ；Ｎ+ ベース領域１１を注
入するステップ；Ｐ+ エミッタ領域３１およびコレクタ
領域３２を注入するステップ；高速熱アニーリングを行
なうステップ；シリサイド領域２１、２２、２３、およ
び４１を形成するステップ；表面絶縁層１２を堆積する
ステップ；および、バイア１４、１５、１６、４０およ
びメタライゼーション３７、３８、３９を形成するステ
ップ、である。
ステップは以下のとおりである：埋込層３および２５を
形成するステップ；エピタキシャル層２を形成するステ
ップ；Ｐウェル２６を形成するステップ；厚い酸化物領
域４を形成するステップ；ベースウェル領域１０をドー
プするステップ；（１００ｎｍ程度の厚さに）絶縁層３
４を堆積するステップ；ポリシリコン層を堆積するステ
ップ；その層をエッチングして領域３５の境界を定める
ステップ；絶縁層３４をエッチングするステップ；スペ
ーサ３６を形成するステップ；Ｎ+ ベース領域１１を注
入するステップ；Ｐ+ エミッタ領域３１およびコレクタ
領域３２を注入するステップ；高速熱アニーリングを行
なうステップ；シリサイド領域２１、２２、２３、およ
び４１を形成するステップ；表面絶縁層１２を堆積する
ステップ；および、バイア１４、１５、１６、４０およ
びメタライゼーション３７、３８、３９を形成するステ
ップ、である。
【００１８】絶縁層３４およびスペーサ３６は、たとえ
ばシリコン酸化物またはシリコン窒化物等の、いかなる
好適な絶縁体で製造されてもよい。
ばシリコン酸化物またはシリコン窒化物等の、いかなる
好適な絶縁体で製造されてもよい。
【００１９】この発明の示された実施例に従ったラテラ
ルＰＮＰトランジスタ５０の特性の１つは、図２からわ
かるように、エミッタとコレクタとの間の活性ベース区
域がエピタキシャル層２の上部表面の近傍に位置付けら
れていることである。これに対し、図１の場合には、こ
の区域は厚い酸化物９の下に、すなわち、エピタキシャ
ル層２の表面レベルよりもおよそ３００ｎｍ下に、延在
する。これは、この発明の示された実施例の第１の利点
である。なぜなら、実際に、エピタキシャル層２は均一
なドーピングレベルを有するわけではなく、その上部表
面と下部表面との間にはドーピング勾配があるためであ
る。この勾配は、このエピタキシャル層２を成長する間
に埋込層３に含まれるドーパントが不可避的に外部拡散
することに起因する。この発明の示された実施例に従っ
て、真性のベースが埋込層３からより遠くに位置すると
すれば、それは、より少なくドープされた領域に対応
し、これは、公知のように、トランジスタの利得の増大
につながる。
ルＰＮＰトランジスタ５０の特性の１つは、図２からわ
かるように、エミッタとコレクタとの間の活性ベース区
域がエピタキシャル層２の上部表面の近傍に位置付けら
れていることである。これに対し、図１の場合には、こ
の区域は厚い酸化物９の下に、すなわち、エピタキシャ
ル層２の表面レベルよりもおよそ３００ｎｍ下に、延在
する。これは、この発明の示された実施例の第１の利点
である。なぜなら、実際に、エピタキシャル層２は均一
なドーピングレベルを有するわけではなく、その上部表
面と下部表面との間にはドーピング勾配があるためであ
る。この勾配は、このエピタキシャル層２を成長する間
に埋込層３に含まれるドーパントが不可避的に外部拡散
することに起因する。この発明の示された実施例に従っ
て、真性のベースが埋込層３からより遠くに位置すると
すれば、それは、より少なくドープされた領域に対応
し、これは、公知のように、トランジスタの利得の増大
につながる。
【００２０】この発明の示された実施例は、以下の別の
特性を有する。すなわち、エミッタおよびコレクタ拡散
のアニーリング中に、先に行なわれた注入が、スペーサ
３６の下で横方向に、接合深さとほぼ等しい量だけ延び
ることである。これに対し、図１の場合には、Ｐ+ のエ
ミッタおよびコレクタ領域６、８の横方向の延びは、厚
い酸化物のリング９の存在によって妨げられる。これ
は、この発明の示された実施例の別の利点である。なぜ
なら、後に続くシリサイド化ステップ中に、エミッタお
よびコレクタのドーパントの一部が、シリサイド領域に
向かって拡散するようになり、かつ、そのシリサイドの
下に位置付けられる領域のドーピングが減じられるよう
になるためである。この発明の示された実施例に従った
構造において、コレクタ領域３２およびエミッタ領域３
１の対面する区域がシリサイド化された区域を超えて延
在する場合には、エミッタについてはその対面する区域
は注入に関して活性区域であるが、それら対面する区域
が空乏化されることはない。このこともまた、トランジ
スタの利得を増大させる助けとなる。この発明の示され
た実施例に従えば、この利得は３０％増大させることが
可能である。
特性を有する。すなわち、エミッタおよびコレクタ拡散
のアニーリング中に、先に行なわれた注入が、スペーサ
３６の下で横方向に、接合深さとほぼ等しい量だけ延び
ることである。これに対し、図１の場合には、Ｐ+ のエ
ミッタおよびコレクタ領域６、８の横方向の延びは、厚
い酸化物のリング９の存在によって妨げられる。これ
は、この発明の示された実施例の別の利点である。なぜ
なら、後に続くシリサイド化ステップ中に、エミッタお
よびコレクタのドーパントの一部が、シリサイド領域に
向かって拡散するようになり、かつ、そのシリサイドの
下に位置付けられる領域のドーピングが減じられるよう
になるためである。この発明の示された実施例に従った
構造において、コレクタ領域３２およびエミッタ領域３
１の対面する区域がシリサイド化された区域を超えて延
在する場合には、エミッタについてはその対面する区域
は注入に関して活性区域であるが、それら対面する区域
が空乏化されることはない。このこともまた、トランジ
スタの利得を増大させる助けとなる。この発明の示され
た実施例に従えば、この利得は３０％増大させることが
可能である。
【００２１】この発明の示された実施例に従ったラテラ
ルＰＮＰトランジスタ５０の別の利点は、その製造が、
ＢＩＣＭＯＳ技術におけるＮＰＮトランジスタの製造と
完全に両立できることである。具体的には、図２のポリ
シリコン層３５は、ＮＰＮトランジスタのエミッタがそ
れから拡散されるポリシリコン層に対応する。同様に、
ポリシリコン層３５を薄くドープされたエピタキシャル
層２と分離する絶縁層３４は、エミッタポリシリコンを
ＮＰＮトランジスタのＰ型の薄くドープされたベース区
域から分離する層と同じである。
ルＰＮＰトランジスタ５０の別の利点は、その製造が、
ＢＩＣＭＯＳ技術におけるＮＰＮトランジスタの製造と
完全に両立できることである。具体的には、図２のポリ
シリコン層３５は、ＮＰＮトランジスタのエミッタがそ
れから拡散されるポリシリコン層に対応する。同様に、
ポリシリコン層３５を薄くドープされたエピタキシャル
層２と分離する絶縁層３４は、エミッタポリシリコンを
ＮＰＮトランジスタのＰ型の薄くドープされたベース区
域から分離する層と同じである。
【００２２】もちろん、この発明には、当業者に容易に
思いつかれるであろう種々の変更、修正および改善がな
され得るであろう。これらは特に、使用される材料の寸
法および性質に関するものである。
思いつかれるであろう種々の変更、修正および改善がな
され得るであろう。これらは特に、使用される材料の寸
法および性質に関するものである。
【００２３】そのような変更、修正および改善は、この
開示の一部分とみなされ、この発明の精神および範囲内
にあるものとみなされる。したがって、上述の説明は例
示のためのみのものであって、限定を加えるものである
と考えてはならない。この発明は、前掲の請求項によっ
て規定されたようにおよびその等価物によってのみ限定
される。
開示の一部分とみなされ、この発明の精神および範囲内
にあるものとみなされる。したがって、上述の説明は例
示のためのみのものであって、限定を加えるものである
と考えてはならない。この発明は、前掲の請求項によっ
て規定されたようにおよびその等価物によってのみ限定
される。
【図１】従来のラテラルＰＮＰトランジスタの断面図で
ある。
ある。
【図２】この発明の一実施例に従ったラテラルＰＮＰト
ランジスタの断面図である。
ランジスタの断面図である。
１ 基板 ２ エピタキシャル層 ３ Ｎ型埋込層 ４ 厚い酸化物領域 ５ ラテラルＰＮＰトランジスタ １０ ベースウェル領域 １１ ベース領域 １２ 絶縁層 １４ バイア １５ バイア ２１ 金属シリサイド ３１ エミッタ領域 ３２ コレクタリング ３４ 絶縁層 ３５ ポリシリコン層 ３６ 絶縁スペーサ ３７ エミッタメタライゼーション ３８ コレクタメタライゼーション ４０ コンタクトバイア ４１ シリサイド層 ５０ ラテラルＰＮＰトランジスタ
Claims (6)
- 【請求項１】 ＢＩＣＭＯＳ集積回路製造技術におけ
る、薄くドープされた半導体層の上部表面に形成されか
つその半導体層の上部表面に形成されたコレクタリング
（３２）で取囲まれたエミッタ領域（３１）を含むラテ
ラルＰＮＰトランジスタであって、そのエミッタをコレ
クタリングから分離する半導体層のリング状区域は、ポ
リシリコン層（３５）でコーティングされた絶縁層（３
４）を含み、その両側に絶縁スペーサ（３６）が形成さ
れる、ラテラルＰＮＰトランジスタ。 - 【請求項２】 エミッタ区域およびコレクタ区域は金属
シリサイド領域（２１、２２）でコーティングされる、
請求項１に記載のラテラルＰＮＰトランジスタ。 - 【請求項３】 エミッタコンタクト（３７）はポリシリ
コン層に接続される、請求項２に記載のラテラルＰＮＰ
トランジスタ。 - 【請求項４】 前記半導体層は、逆導電型の単結晶シリ
コンウェハ（１）上に形成された第１の導電型のエピタ
キシ成長された層（２）であって、第１の導電型であり
高いドーピングレベルの埋込層（３）は、基板とエピタ
キシ成長された層との間の境界面に実現され、かつ、ベ
ースコンタクト（１１）に接続された第１の導電型の濃
くドープされた層（１０）を介して前記表面に接続され
る、請求項１に記載のラテラルＰＮＰトランジスタ。 - 【請求項５】 請求項１〜４のいずれかに記載のラテラ
ルＰＮＰトランジスタの製造方法であって、 厚い酸化物（４）でエミッタ／コレクタ区域の境界を定
めるステップと、 絶縁材料の層（３４）を堆積するステップと、 ポリシリコン層（３５）を堆積するステップと、 エミッタとコレクタとの間の分離区域の輪郭にほぼ従っ
てそのポリシリコン層をエッチングするステップと、 そのポリシリコン層の両側に絶縁スペーサ（３６）を形
成するステップと、 エミッタおよびコレクタ注入を行なうステップとを含
む、方法。 - 【請求項６】 シリサイド化ステップを行なうステップ
と、 厚い酸化物の層（１２）を堆積するステップと、 エミッタおよびコレクタ領域（３１、３２）とのコンタ
クトのバイア（１４、１５）ならびにポリシリコン層の
上部表面とのコンタクトバイア（４０）を形成するステ
ップと、 それらエミッタバイアおよびポリシリコンバイアをメタ
ライゼーション（３７）と接続するステップとをさらに
含む、請求項５に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9704914A FR2762139B1 (fr) | 1997-04-15 | 1997-04-15 | Transistor pnp lateral dans une technologie bicmos |
| FR9704914 | 1997-04-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10294321A true JPH10294321A (ja) | 1998-11-04 |
Family
ID=9506143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10100889A Pending JPH10294321A (ja) | 1997-04-15 | 1998-04-13 | ラテラルｐｎｐトランジスタおよびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0872893A1 (ja) |
| JP (1) | JPH10294321A (ja) |
| FR (1) | FR2762139B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103606537A (zh) * | 2013-12-06 | 2014-02-26 | 中国电子科技集团公司第四十七研究所 | Bicmos集成电路中双极器件的制造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE522890C2 (sv) * | 2001-11-15 | 2004-03-16 | Ericsson Telefon Ab L M | Lateral pnp-transistor, integrerad krets och tllverkningsprocess för dessa |
| SE0200414D0 (sv) | 2002-02-13 | 2002-02-13 | Ericsson Telefon Ab L M | Semiconductor fabrication process lateral pnp transistor, and integrated circuit |
| ITTO20021090A1 (it) * | 2002-12-17 | 2004-06-18 | St Microelectronics Srl | Transistore bipolare a flusso di corrente laterale con alto rapporto perimetro/area di emettitore. |
| FR3149429A1 (fr) * | 2023-05-31 | 2024-12-06 | Stmicroelectronics International N.V. | Transistor bipolaire |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0618200B2 (ja) * | 1984-08-10 | 1994-03-09 | 株式会社日立製作所 | ラテラルトランジスタ半導体装置の製造方法 |
| JPH07335773A (ja) * | 1994-06-10 | 1995-12-22 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
1997
- 1997-04-15 FR FR9704914A patent/FR2762139B1/fr not_active Expired - Fee Related
-
1998
- 1998-04-13 JP JP10100889A patent/JPH10294321A/ja active Pending
- 1998-04-14 EP EP98410039A patent/EP0872893A1/fr not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103606537A (zh) * | 2013-12-06 | 2014-02-26 | 中国电子科技集团公司第四十七研究所 | Bicmos集成电路中双极器件的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2762139A1 (fr) | 1998-10-16 |
| EP0872893A1 (fr) | 1998-10-21 |
| FR2762139B1 (fr) | 1999-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5171702A (en) | Method for forming a thick base oxide in a BiCMOS process | |
| JPH04266047A (ja) | 埋め込み層形成に相当するｓｏｉ型半導体装置の製造方法及び半導体装置 | |
| JPH07335663A (ja) | バーチカル・ヘテロ接合バイポーラ・トランジスタおよびその製造方法 | |
| US6724066B2 (en) | High breakdown voltage transistor and method | |
| JPS6347963A (ja) | 集積回路とその製造方法 | |
| JP3329640B2 (ja) | 半導体装置の製造方法 | |
| JP2824263B2 (ja) | 高電圧併合バイポーラ／ｃｍｏｓ集積回路 | |
| US12062699B2 (en) | Horizontal Current Bipolar Transistor with Silicon-Germanium base | |
| JP2816122B2 (ja) | 高周波バイポーラトラジスタ構体の製造方法 | |
| US4717677A (en) | Fabricating a semiconductor device with buried oxide | |
| US6319786B1 (en) | Self-aligned bipolar transistor manufacturing method | |
| US7038249B2 (en) | Horizontal current bipolar transistor and fabrication method | |
| US6767797B2 (en) | Method of fabricating complementary self-aligned bipolar transistors | |
| US20050023642A1 (en) | Semiconductor device and method for production thereof | |
| JP2001135719A (ja) | 半導体装置の素子分離構造 | |
| JPH10294321A (ja) | ラテラルｐｎｐトランジスタおよびその製造方法 | |
| WO2004044988A1 (en) | High gain bipolar transistor | |
| US7109567B2 (en) | Semiconductor device and method of manufacturing such device | |
| US6830982B1 (en) | Method for reducing extrinsic base resistance and improving manufacturability in an NPN transistor | |
| JPS61245573A (ja) | 半導体装置 | |
| JP3247106B2 (ja) | 集積回路の製法と集積回路構造 | |
| JPH08236537A (ja) | エピ層を用いない高性能高電圧バイポーラ・トランジスタ | |
| KR100188093B1 (ko) | 고속 바이 시 모스 트랜지스터 및 그 제조 방법 | |
| KR950000139B1 (ko) | 바이폴라(Bipolar) 트랜지스터 및 그 제조방법 | |
| JP3241000B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990824 |