[go: up one dir, main page]

JPH0719839B2 - 半導体基板の製造方法 - Google Patents

半導体基板の製造方法

Info

Publication number
JPH0719839B2
JPH0719839B2 JP1269212A JP26921289A JPH0719839B2 JP H0719839 B2 JPH0719839 B2 JP H0719839B2 JP 1269212 A JP1269212 A JP 1269212A JP 26921289 A JP26921289 A JP 26921289A JP H0719839 B2 JPH0719839 B2 JP H0719839B2
Authority
JP
Japan
Prior art keywords
layer
semiconductor layer
forming
semiconductor
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP1269212A
Other languages
English (en)
Other versions
JPH03132055A (ja
Inventor
芳彦 斉藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP1269212A priority Critical patent/JPH0719839B2/ja
Priority to US07/600,545 priority patent/US5138421A/en
Publication of JPH03132055A publication Critical patent/JPH03132055A/ja
Publication of JPH0719839B2 publication Critical patent/JPH0719839B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3226—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering of silicon on insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76275—Vertical isolation by bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76286—Lateral isolation by refilling of trenches with polycristalline material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体基板の製造方法に関するもので、特に誘
電体分離構造をもつ半導体装置に使用されるものであ
る。
（従来の技術） 従来、誘電体分離構造をもつ半導体装置の一例として第
６図に示すような構造のものが知られている。ここで、
１はシリコン（Si）単結晶ウェーハ、２はシリコン酸化
層、３はシリコン単結晶層（又はウェーハ）、４はシリ
コン酸化層、５はポリシリコン層、６はN-型シリコン
層、７はＮ型不純物拡散層、８はＰ型不純物拡散層、９
はＮ型不純物拡散層をそれぞれ示している。
また、前記誘電体分離構造をもつ半導体装置の基板の製
造方法としては、第７図乃至第９図に示すようなものが
知られている。
第７図は溶融再結晶法によるものである。即ち、シリコ
ン単結晶ウェーハ１にシリコン酸化層２を設けた後、こ
のシリコン酸化層２上に多結晶シリコン（又はアモルフ
ァスシリコン）層３を堆積形成する。そして、その種結
晶により順次シリコン層を固層成長させる方法である。
第８図はSIMOX（Separation by Implanted Oxygen）に
よるものである。即ち、シリコン単結晶ウェーハ１に酸
素イオン（16O+又は32O2 +）を注入することによりシリ
コン酸化層２を埋め込む。また、前記イオン注入時に誘
起される欠陥を除去するため、高温でアニールを行う。
この後、目的に合せた活性層の厚さを確保するため、エ
ピタキシャル成長を行うという方法である。
第９図は接着ウェーハによる製法である。即ち、２枚の
シリコン単結晶ウェーハ１及び３を使用し、その一方
（又は両方）を熱酸化することによりシリコン酸化層２
を形成する。この後、２枚のシリコン単結晶ウェーハ１
及び３について、シリコン酸化層２を間に挟むように互
いを接着する。そして、シリコン単結晶ウェーハ３の表
面を必要な厚さまで加工研磨するという方法である。
しかしながら、これら第７図乃至第９図に示す方法には
それぞれ以下に示すような問題点がある。
溶融再結晶法においては、この方法により形成される活
性層が結晶性に劣るため、高集積デバイスに使用するこ
とができない。
SIMOXにおいては、イオン注入を行うため活性層が結晶
性に劣る。また、エピタキシャル成長を行う際に、その
ダメージがエピタキシャル層に影響し、高集積デバイス
に使用するには不適である。
接着ウェーハによる製法においては、上述した２つの製
法のような欠点がなく、活性層の結晶性の点では通常の
ミラウェーハと同等である。ところが、デバイス活性層
側のシリコン単結晶ウェーハ３では、トレンチ工程、LO
COS工程等のプロセス誘起の欠陥を生じ易い工程におい
て、基板によるゲッター能力が期待できず、転位、OSF
（Oxidation−induced Stacking Fault）等の結晶欠陥
が生じることがある。このため、量産レベルで安定した
デバイスを製造することが困難となる。
（発明が解決しようとする課題） このように、従来の半導体基板は、活性層が結晶性に劣
るため、高集積デバイスには不適であった。また、接着
ウェーハによる製法においては、基板によるゲッター能
力が期待できず、転位、OSF等の結晶欠陥が生じる欠点
があった。
そこで、本発明は、トレンチ工程、 LOCOS工程等のプロセスにより誘起される転位、OSF等の
結晶欠陥を抑制し、量産レベルで安定したデバイスを製
造することが可能な誘電体分離構造の基板の製造方法を
提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明の方法の半導体基板
は、第１の半導体層と、この第１の半導体層上に形成さ
れる絶縁層と、この絶縁層上に形成され、ゲッターリン
グ能力及び膜歪緩和能力の少なくとも１つを有するバッ
ファー層と、このバッファー層上に形成される第２の半
導体層とを有している。
また、第１の半導体層と、この第１の半導体層上に形成
される絶縁層と、この絶縁層上に形成され、ゲッターリ
ング能力及び膜歪緩和能力の少なくとも１つを有するバ
ッファー層と、このバッファー層上にに形成される第２
の半導体層と、この第２の半導体層上に形成され、前記
第２の半導体層と同一導電型、かつ、前記第２の半導体
層よりも低濃度の第３の半導体層とを有している。
さらに、前記バッファー層は、ポリシリコン及びアモル
ファスシリコンの少なくとも１つから構成されている。
そして、このような半導体基板の製造方法としては、ま
ず、第１の半導体層上に絶縁層を形成し、この絶縁層上
にゲッターリング能力及び膜歪緩和能力の少なくとも１
つを有するバッファー層を形成する。この後、ウェーハ
接着技術を用いて、前記バッファー層上に第２の半導体
層を接着するというものである。
（作 用） このような構成によれば、第２の半導体層と絶縁層との
間にゲッターリング能力及び膜歪緩和能力を有するバッ
ファー層が設けられている。このバッファー層は、トレ
ンチ工程、LOCOS工程等のプロセス誘起の欠陥を生じ易
い工程において、金属不純物等のゲッター能力が優れて
いる。これにより、トレンチ工程、LOCOS工程等のプロ
セスにより誘起される転位、OSF等の結晶欠陥を抑制
し、量産レベルで安定したデバイスを製造することが可
能になる。
（実施例） 以下、図面を参照しながら本発明の一実施例について詳
細に説明する。なお、この説明において、全図にわたり
共通部分には共通の参照符号を用いることで、重複説明
を避けることにする。
第１図は本発明の一実施例に係わる誘電体分離構造の基
板を示すものである。
シリコン単結晶ウェーハ（第１の半導体層）11上にはシ
リコン酸化層（絶縁層）12が形成されている。また、シ
リコン酸化層12上には、バッファー層として、ゲッター
リング能力及び膜歪緩和能力を有するポリシリコン層13
が形成されている。さらに、ポリシリコン層13上には、
デバイスの活性層となるシリコン単結晶ウェーハ（第２
の半導体層）14が形成されている。
なお、前記バッファー層としては、ポリシリコン層、ア
モルファスシリコン層、窒化シリコン層又はこれらの積
層を使用することが可能である。
第２図は本発明の一実施例に係わる半導体基板をウェー
ハ接着法により形成した場合について、その工程の一連
の流れを示すものである。以下、同図を参照しながら前
記半導体基板の製造方法について説明する。
まず、結晶方位（100）の鏡面に研磨されたＮ型のシリ
コン単結晶ウェーハ11を酸化し、その鏡面研磨された表
面に厚さ約１μｍのシリコン酸化層12を形成する。ま
た、シリコン酸化層12上に厚さ約１μｍのポリシリコン
層13を堆積形成する。次に、結晶方位（100）の鏡面に
研磨されたＮ型のシリコン単結晶ウェーハ14と、シリコ
ン酸化層12及びポリシリコン層13が形成されたシリコン
単結晶ウェーハ11とを鏡面同志が対向するように、即ち
シリコン酸化層12及びポリシリコン層13がウェーハ11及
び14間に挟まれるようにして大気中で接着する。また、
ガス雰囲気（N2/O2＝4/1（容積比））中、温度約1100℃
の条件で約２時間の熱処理を行い、ウェーハ11及び14相
互の接着を強固なものとする。さらに、接着されたウェ
ーハ14をグラインダーにて所望の厚さ（例えば20μｍ以
下）に加工研磨し（比抵抗、方位、型は制限無）、本発
明の半導体基板を完成する。
ところで、前記製造工程において、ポリシリコン層13の
厚さは、実工程の熱処理条件等によって適宜決定するこ
とができる。また、バッファー層としては、ポリシリコ
ン層、アモルファスシリコン層、窒化シリコン層又はこ
れらの積層であってもよい。また、ポリシリコン等の結
晶粒径（grain size）は、ポリシリコン等の堆積後の表
面の凹凸が500Å以下であるのが好ましい。さらに、ポ
リシリコン等の結晶粒径によって、ゲッターリング効
果、シリコン酸化層12及びウェーハ14界面における歪の
緩和効果等が異なる場合もあるが、このような場合は必
要に応じて鏡面加工を施した後に２つのウェーハ11及び
14を接着すればよい。
第３図は本発明の他の実施例に係わる誘電体分離構造の
基板を示すものである。
Ｎ型のシリコン単結晶ウェーハ（第１の半導体層）11上
にはシリコン酸化層（絶縁層）12が形成されている。ま
た、シリコン酸化層12上には、バッファー層として、ゲ
ッターリング能力及び膜歪緩和能力を有するポリシリコ
ン層13が形成されている。さらに、ポリシリコン層13上
には、デバイスの活性層となる高濃度Ｎ型シリコン層
（第２の半導体層）14aが形成されている。また、高濃
度Ｎ型シリコン層14a上には、低濃度Ｎ型シリコン層
（第３の半導体層）15が形成されている。
なお、前記バッファー層としては、ポリシリコン層、ア
モルファスシリコン層、窒化シリコン層又はこれらの積
層を使用することが可能である。
また、前記第３図に示す半導体基板の製造方法として
は、まず、前記第２図に示すような接着技術を用いる方
法により前記第１図の半導体基板を作成する。この後、
例えば拡散法によりシリコン単結晶ウェーハ14にＮ型不
純物を導入し、高濃度Ｎ型シリコン層14aに変換する。
また、この高濃度Ｎ型シリコン層14a上に例えばエピタ
キシャル成長により低濃度Ｎ型シリコン層15を形成す
る。
第４図は本発明の他の実施例に係わる誘電体分離構造の
基板を使用して作成したバイポーラデバイスを示すもの
である。ここで、11はシリコン単結晶ウェーハ、12はシ
リコン酸化層、13はポリシリコン層、14aは高濃度Ｎ型
シリコン層、15は低濃度Ｎ型シリコン層、16はシリコン
酸化層、17はポリシリコン層、18はＮ型不純物拡散層、
19はＰ型不純物拡散層、20はＮ型不純物拡散層である。
本発明の半導体基板を使用して作成したバイポーラデバ
イスでは、トレンチ工程、LOCOS工程等のプロセスによ
り誘起される転位、OSF等の結晶欠陥を抑制することが
でき、量産レベルで安定したデバイスを製造することが
可能となった。
第５図は、本発明の方法の基板と従来の方法の基板とを
用いてそれぞれ同一プロセスにより作成したバイポーラ
デバイスについて、そのトレンチ部における転位密度
［ケ/cm］を調べたものである。
即ち、従来の方法の基板を用いて作成したデバイス（従
来品）は、トレンチ部で多数の転位が発生しているのに
対し、本発明の方法の基板を用いて作成したデバイス
（発明品）は、トレンチ部での転位が抑制されている。
これにより、安定した高歩留りのデバイスを得ることが
可能になった。
なお、これら実施例の説明では、Ｎ型の半導体基板につ
いて述べてきたが、Ｐ型の半導体基板にも本発明が適用
できることは言うまでもない。
［発明の効果］ 以上、説明したように、本発明の方法の半導体基板によ
れば、次のような効果を奏する。
誘電体分離構造の基板において、活性層となるシリコン
単結晶ウェーハと、絶縁層となるシリコン酸化層との間
にゲッターリング能力及び膜歪緩和能力を有するバッフ
ァー層が設けられている。このバッファー層は、トレン
チ工程、LOCOS工程等のプロセス誘起の欠陥を生じ易い
工程において、金属不純物等のゲッター能力が優れてい
る。これにより、トレンチ工程、LOCOS工程等のプロセ
スにより誘起される転位、OSF等の結晶欠陥を抑制し、
量産レベルで安定したデバイスを製造することが可能と
なる。
【図面の簡単な説明】 第１図は本発明の一実施例に係わる誘電体分離構造の半
導体基板を示す断面図、第２図は本発明の一実施例に係
わる半導体基板をウェーハ接着法により形成した場合の
一連の流れを示す製造工程図、第３図は本発明の他の実
施例に係わる誘電体分離構造の半導体基板を示す断面
図、第４図は本発明の他の実施例に係わる誘電体分離構
造の半導体基板を使用して作成したバイポーラデバイス
を示す断面図、第５図は、本発明の方法の基板と従来の
方法の基板とを用いてそれぞれ同一プロセスにより作成
したバイポーラデバイスについて、そのトレンチ部にお
ける転位密度を調べた図、第６図は従来の誘電体分離構
造の半導体基板を示す断面図、第７図乃至第９図はそれ
ぞれ従来の誘電体分離構造の半導体基板の製造方法を示
す断面図である。 11……シリコン単結晶ウェーハ、12……シリコン酸化層
（絶縁層）、13……ポリシリコン層（バッファー層）、
14……シリコン単結晶ウェーハ、14a……高濃度Ｎ型シ
リコン層、15……低濃度Ｎ型シリコン層、16……シリコ
ン酸化層、17……ポリシリコン層、18……Ｎ型不純物拡
散層、19……Ｐ型不純物拡散層、20……Ｎ型不純物拡散
層。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】第１半導体層上に絶縁層を形成する工程
    と、この絶縁層上にゲッターリング能力及び膜歪緩和能
    力を有するアモルファスシリコン層を形成する工程と、
    ウェーハ接着技術により、前記アモルファスシリコン層
    上に第２の半導体層を形成する工程と、前記第２の半導
    体層を所望の厚さに加工研磨する工程と、前記第２の半
    導体層を形成した後、当該第２の半導体層内に高濃度の
    不純物を導入する工程とを具備することを特徴とする誘
    電体分離構造の半導体基板の製造方法。
  2. 【請求項２】第１半導体層上に絶縁層を形成する工程
    と、この絶縁層上にゲッターリング能力及び膜歪緩和能
    力を有するアモルファスシリコン層を形成する工程と、
    ウェーハ接着技術により、前記アモルファスシリコン層
    上に第２の半導体層を形成する工程と、前記第２の半導
    体層を所望の厚さに加工研磨する工程と、前記第２の半
    導体層を形成した後、当該第２の半導体層内に高濃度の
    不純物を導入する工程と、前記第２の半導体層上に、当
    該第２の半導体層と同一導電型であって、当該第２の半
    導体層よりも低濃度の第３の半導体層を形成する工程と
    を具備することを特徴とする誘電体分離構造の半導体基
    板の製造方法。
JP1269212A 1989-10-18 1989-10-18 半導体基板の製造方法 Expired - Fee Related JPH0719839B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP1269212A JPH0719839B2 (ja) 1989-10-18 1989-10-18 半導体基板の製造方法
US07/600,545 US5138421A (en) 1989-10-18 1990-10-16 Semiconductor substrate and method of producing the same, and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1269212A JPH0719839B2 (ja) 1989-10-18 1989-10-18 半導体基板の製造方法

Publications (2)

Publication Number Publication Date
JPH03132055A JPH03132055A (ja) 1991-06-05
JPH0719839B2 true JPH0719839B2 (ja) 1995-03-06

Family

ID=17469234

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1269212A Expired - Fee Related JPH0719839B2 (ja) 1989-10-18 1989-10-18 半導体基板の製造方法

Country Status (2)

Country Link
US (1) US5138421A (ja)
JP (1) JPH0719839B2 (ja)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04266047A (ja) * 1991-02-20 1992-09-22 Fujitsu Ltd 埋め込み層形成に相当するｓｏｉ型半導体装置の製造方法及び半導体装置
JPH05218049A (ja) * 1992-01-31 1993-08-27 Nec Corp 半導体素子形成用基板
JP3416163B2 (ja) * 1992-01-31 2003-06-16 キヤノン株式会社 半導体基板及びその作製方法
US5276338A (en) * 1992-05-15 1994-01-04 International Business Machines Corporation Bonded wafer structure having a buried insulation layer
JP3192000B2 (ja) * 1992-08-25 2001-07-23 キヤノン株式会社 半導体基板及びその作製方法
US5346848A (en) * 1993-06-01 1994-09-13 Motorola, Inc. Method of bonding silicon and III-V semiconductor materials
JP2786081B2 (ja) * 1993-07-27 1998-08-13 日本電気株式会社 Ｓｏｉ基板
JPH07211916A (ja) * 1994-01-19 1995-08-11 Sony Corp トランジスタ素子及びその作製方法
US5413952A (en) * 1994-02-02 1995-05-09 Motorola, Inc. Direct wafer bonded structure method of making
JPH07263541A (ja) * 1994-03-24 1995-10-13 Nec Corp 誘電体分離基板およびその製造方法
DE69513469T2 (de) * 1994-06-16 2000-07-06 Nec Corp., Tokio/Tokyo Silizium-auf-Isolator-Substrat und dessen Herstellungsverfahren
DE4423067C2 (de) * 1994-07-01 1996-05-09 Daimler Benz Ag Verfahren zum Herstellen eines isolierten Halbleitersubstrats
JP2674533B2 (ja) * 1994-11-14 1997-11-12 日本電気株式会社 Ｓｏｉ基板及びこれを用いた半導体装置とその製造方法
JPH09120965A (ja) * 1995-10-25 1997-05-06 Toshiba Corp 半導体装置の製造方法
KR970052020A (ko) * 1995-12-30 1997-07-29 김주용 에스 오 아이 기판 제조방법
JP2856157B2 (ja) * 1996-07-16 1999-02-10 日本電気株式会社 半導体装置の製造方法
US5994207A (en) 1997-05-12 1999-11-30 Silicon Genesis Corporation Controlled cleavage process using pressurized fluid
US6033974A (en) 1997-05-12 2000-03-07 Silicon Genesis Corporation Method for controlled cleaving process
US6548382B1 (en) 1997-07-18 2003-04-15 Silicon Genesis Corporation Gettering technique for wafers made using a controlled cleaving process
JP2000353797A (ja) * 1999-06-11 2000-12-19 Mitsubishi Electric Corp 半導体ウエハおよびその製造方法
EP1939932A1 (en) 1999-08-10 2008-07-02 Silicon Genesis Corporation A substrate comprising a stressed silicon germanium cleave layer
US6544862B1 (en) 2000-01-14 2003-04-08 Silicon Genesis Corporation Particle distribution method and resulting structure for a layer transfer process
FR2826857B1 (fr) * 2001-07-09 2004-03-12 Oreal Instrument pour observer la peau ou les cheveux
JP4717385B2 (ja) * 2003-08-27 2011-07-06 三菱電機株式会社 半導体装置
JP4759948B2 (ja) * 2004-07-28 2011-08-31 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8993410B2 (en) 2006-09-08 2015-03-31 Silicon Genesis Corporation Substrate cleaving under controlled stress conditions
US9362439B2 (en) 2008-05-07 2016-06-07 Silicon Genesis Corporation Layer transfer of films utilizing controlled shear region
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
JP6100200B2 (ja) * 2014-04-24 2017-03-22 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
JP6118757B2 (ja) * 2014-04-24 2017-04-19 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
JP6353814B2 (ja) * 2015-06-09 2018-07-04 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0783050B2 (ja) * 1985-06-21 1995-09-06 株式会社東芝 半導体素子の製造方法
JPH0715942B2 (ja) * 1986-08-25 1995-02-22 日本電気株式会社 集積回路基板の製造方法
JPH01241168A (ja) * 1988-03-23 1989-09-26 Hitachi Ltd バイポーラトランジスタおよびその製造方法
US4987471A (en) * 1988-03-30 1991-01-22 At&T Bell Laboratories High-speed dielectrically isolated devices utilizing buried silicide regions
JPH0237771A (ja) * 1988-07-28 1990-02-07 Fujitsu Ltd Ｓｏｉ基板

Also Published As

Publication number Publication date
JPH03132055A (ja) 1991-06-05
US5138421A (en) 1992-08-11

Similar Documents

Publication Publication Date Title
JPH0719839B2 (ja) 半導体基板の製造方法
US7521334B2 (en) Method for producing direct bonded wafer and direct bonded wafer
JP2684455B2 (ja) 薄い絶縁体上シリコン層の製造方法
JP2998724B2 (ja) 張り合わせｓｏｉ基板の製造方法
JP3395661B2 (ja) Ｓｏｉウエーハの製造方法
US5240876A (en) Method of fabricating SOI wafer with SiGe as an etchback film in a BESOI process
US6995427B2 (en) Semiconductor structure for providing strained crystalline layer on insulator and method for fabricating same
JP2908150B2 (ja) Ｓｏｉ基板構造及びその製造方法
JPH08116038A (ja) 半導体装置及びその製造方法
US7910455B2 (en) Method for producing SOI wafer
JPH0719738B2 (ja) 接合ウェーハ及びその製造方法
JP2003249641A (ja) 半導体基板、その製造方法及び半導体装置
JP3217089B2 (ja) Ｓｏｉウェハおよびその製造方法
EP1965413B1 (en) Method for manufacturing soi substrate
JP3528880B2 (ja) Ｓｏｉ基板の製造方法
JP4853990B2 (ja) 絶縁体上に歪み結晶層を製造する方法、前記方法による半導体構造及び製造された半導体構造
US7767548B2 (en) Method for manufacturing semiconductor wafer including a strained silicon layer
JPH09162088A (ja) 半導体基板とその製造方法
JPH0729911A (ja) 半導体基板とその製造方法
JP2002359367A (ja) 半導体基板、その製造方法及び半導体装置
JPH05299345A (ja) 電子素子用基板及びその製造方法
JP2007095951A (ja) 半導体基板およびその製造方法
JPH0878646A (ja) 半導体基板及びその製造方法
KR20050084146A (ko) 다층구조의 제조방법
JPH08316442A (ja) Ｓｏｉ基板及びその製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees