JPH023270A - Ｈｃｔ半導体装置の製造方法 - Google Patents
Ｈｃｔ半導体装置の製造方法Info
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- JPH023270A JPH023270A JP63323827A JP32382788A JPH023270A JP H023270 A JPH023270 A JP H023270A JP 63323827 A JP63323827 A JP 63323827A JP 32382788 A JP32382788 A JP 32382788A JP H023270 A JPH023270 A JP H023270A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＨＣＴ （Ｈｉｇｈ ５ｐｅｅｄ ＣＭＯ３Ｔ
ＴＬ）半導体装置の製造方法に関するもので、特にフィ
ールド領域のキャパシタンスを調節して半導体装置の動
作速度を調節する半導体装置の製造方法に関するもので
ある。
ＴＬ）半導体装置の製造方法に関するもので、特にフィ
ールド領域のキャパシタンスを調節して半導体装置の動
作速度を調節する半導体装置の製造方法に関するもので
ある。
一般に、ロジック回路に使用される半導体装置の動作速
度を調節しうる要素は回路設計（Ｄｅｓｉｇｎ）と製造
工程（Ｐｒｏｃｅｓｓ）の二つがあり、その中で製造工
程による速度調節はフィールド酸化膜の深さによる寄生
キャパシタンスの量を調節するので可能である。
度を調節しうる要素は回路設計（Ｄｅｓｉｇｎ）と製造
工程（Ｐｒｏｃｅｓｓ）の二つがあり、その中で製造工
程による速度調節はフィールド酸化膜の深さによる寄生
キャパシタンスの量を調節するので可能である。
寄生キャパシタンスの量を調節すると、抵抗成分と寄生
キャパシタンスによって決定される時間の関数τが変化
するのでフィールド酸化膜の深さを調節して製造工程に
よって調節されることが出来る半導体装置の動作速度は
かなりカバー（Ｃｏｖｅｒ）することが出来る。
キャパシタンスによって決定される時間の関数τが変化
するのでフィールド酸化膜の深さを調節して製造工程に
よって調節されることが出来る半導体装置の動作速度は
かなりカバー（Ｃｏｖｅｒ）することが出来る。
第１図はＰ型ＭＯＳ電界効果トランジスターＰＭＯ３と
Ｎ型ＭＯ３電界効果トランジスターＮＭＯ３を具備して
入力データＶｉの反転された出力データＶｏを出力する
通常的なＣＭＯＳインバーターを図示したものである。
Ｎ型ＭＯ３電界効果トランジスターＮＭＯ３を具備して
入力データＶｉの反転された出力データＶｏを出力する
通常的なＣＭＯＳインバーターを図示したものである。
第２図は第１図の斜線ＮＭＯ３とＰＭＯ３との間のフィ
ールド領域ａの断面図を図示した図面であって、図面を
参照すると、領域１はＮ型半導体基板領域であり、領域
２はＮＭＯ３が形成Ｐ型ウェル（Ｐ −ｔｙｐｅ ｗｅ
ｌｌ ）領域であり、領域３はＰ−ウェ、ル（Ｐ ＋
ｖｅｌｌ）をオームコンタクトする領域であり、領域４
はＮＭＯＳドレインにＮ十領域であり、領域５はＮ＋ス
トップチャネル領域であり、領域６はＰＭＯＳドレイン
になるＰ ＋’６ｉ域であり、領域７はフィールド酸化
膜であり、領域８はＰＭＯ３のドレインとＮＭＯ３のド
レインとを連結する金属ラインである。
ールド領域ａの断面図を図示した図面であって、図面を
参照すると、領域１はＮ型半導体基板領域であり、領域
２はＮＭＯ３が形成Ｐ型ウェル（Ｐ −ｔｙｐｅ ｗｅ
ｌｌ ）領域であり、領域３はＰ−ウェ、ル（Ｐ ＋
ｖｅｌｌ）をオームコンタクトする領域であり、領域４
はＮＭＯＳドレインにＮ十領域であり、領域５はＮ＋ス
トップチャネル領域であり、領域６はＰＭＯＳドレイン
になるＰ ＋’６ｉ域であり、領域７はフィールド酸化
膜であり、領域８はＰＭＯ３のドレインとＮＭＯ３のド
レインとを連結する金属ラインである。
上記のようなＣＭＯ３構造においてはフィールド酸化膜
７の下部領域が高濃度Ｐ十領域と低濃度Ｎ−領域に形成
されているのでフィールド領域のキャパシタンスを調節
することが困難であった。
７の下部領域が高濃度Ｐ十領域と低濃度Ｎ−領域に形成
されているのでフィールド領域のキャパシタンスを調節
することが困難であった。
其れ故に、従来にはフィールド酸化膜の厚さを高めるＡ
ＨＣＴ工程とフィールド酸化膜の厚さを低めるＨＣＴＬ
ＳＩ程の二つの方法で製造方法を二元化して実施してあ
ったので生産にかなり沢山の難しさがあったのである。
ＨＣＴ工程とフィールド酸化膜の厚さを低めるＨＣＴＬ
ＳＩ程の二つの方法で製造方法を二元化して実施してあ
ったので生産にかなり沢山の難しさがあったのである。
したがって、本発明の目的はフィールド酸化膜の厚さの
調節が容易し、且つ製造方法を一元化することが出来る
半導体装置の製造方法を提供することにある。
調節が容易し、且つ製造方法を一元化することが出来る
半導体装置の製造方法を提供することにある。
以下、本発明を添付図面を参照して詳細に説明する。
第３（Ａ）〜（１）図は本発明による実施例の製造工程
図であって、ＣＭＯＳインバーターを製造する製造工程
の断面図である。
図であって、ＣＭＯＳインバーターを製造する製造工程
の断面図である。
図面を参照すると、先ず、Ｎ−シリコン半導体基板１０
上に通常の酸化膜の形成工程で初期酸化膜１１を２００
０〜３０００人程度の厚さで形成する。
上に通常の酸化膜の形成工程で初期酸化膜１１を２００
０〜３０００人程度の厚さで形成する。
その次に、Ｎ型ＭＯ３電界効果トランジスターが形成さ
れるＰ型ウェル領域を形成するために基板１０の上部の
全面にフォトレジストを塗布して通常の写真工程でＰ型
うウェルが形成される領域の上部に窓１２を形成するフ
ォトレジストマスクバタン１３を形成する。
れるＰ型ウェル領域を形成するために基板１０の上部の
全面にフォトレジストを塗布して通常の写真工程でＰ型
うウェルが形成される領域の上部に窓１２を形成するフ
ォトレジストマスクバタン１３を形成する。
その次に、上記のフォトレジストマスクパタン１３を蝕
刻マスクにして窓１２の領域の露出された初期酸化膜１
１を蝕刻した後にＰ−ウェルを形成するために２Ｘ１０
１３〜３Ｘ１０”１ｏｎｓ／ｃｍｌの線量でエネルギー
は４０〜５０Ｋｅｖにして硼素イオン注入をしてＰ型イ
オン注入領域１４を第３（Ａ）図のように形成する。
刻マスクにして窓１２の領域の露出された初期酸化膜１
１を蝕刻した後にＰ−ウェルを形成するために２Ｘ１０
１３〜３Ｘ１０”１ｏｎｓ／ｃｍｌの線量でエネルギー
は４０〜５０Ｋｅｖにして硼素イオン注入をしてＰ型イ
オン注入領域１４を第３（Ａ）図のように形成する。
その次に、Ｐ−ウェル領域を形成するためにフォトレジ
ストマスクバタンを除去したのちに通常のドライブイン
（Ｄｒｉｖｅ ＝ｉｎ）工程で上記のＰ型イオン注入領
域１４のＰ型イオンを再分布（又は拡散）させてＰ−ウ
ェル１５を形成する。 この工程時にＰ−ウェルの接合
の深さ（Ｊｕｎｃｔｉｏｎ Ｄｅｐｔｈ ）は５〜６
μｍ程度になるようにし、この時、Ｐ−ウェル１５の領
域の上部には５０００〜５５００人程度の酸化膜が成長
される。
ストマスクバタンを除去したのちに通常のドライブイン
（Ｄｒｉｖｅ ＝ｉｎ）工程で上記のＰ型イオン注入領
域１４のＰ型イオンを再分布（又は拡散）させてＰ−ウ
ェル１５を形成する。 この工程時にＰ−ウェルの接合
の深さ（Ｊｕｎｃｔｉｏｎ Ｄｅｐｔｈ ）は５〜６
μｍ程度になるようにし、この時、Ｐ−ウェル１５の領
域の上部には５０００〜５５００人程度の酸化膜が成長
される。
その次に、上記の基板１０の上部の初期酸化膜１１と図
面には図示されていないが、ドライブイン工程で成長し
た酸化膜を凡て除去する。
面には図示されていないが、ドライブイン工程で成長し
た酸化膜を凡て除去する。
その次に、基板上部の全面に１５０〜２００人の厚さの
第１酸化膜１６を成長させ、上記の第１酸化膜１６の全
面に５ｉｚＮ４である窒化膜１７を通常のＣＶＤ方法で
塗布する。
第１酸化膜１６を成長させ、上記の第１酸化膜１６の全
面に５ｉｚＮ４である窒化膜１７を通常のＣＶＤ方法で
塗布する。
その次に、上記の窒化膜１７の上部にフォトレジストを
塗布し、通常の写真工程でＮ型ＭＯ３）ランシスターが
形成されるＰ−ウェル領域１８とＰ型ＭＯ３Ｉ−ランシ
スターが形成される基板上部の領域１９とＰ−ウェル領
域のエツジ部分のＰ＋オーム接触が形成される領域２０
とＮ＋ストップチャネル領域２１の上部がマスキングさ
れたフォトレジストマスクパタン２２を第３図（Ｂ）図
のように形成する。
塗布し、通常の写真工程でＮ型ＭＯ３）ランシスターが
形成されるＰ−ウェル領域１８とＰ型ＭＯ３Ｉ−ランシ
スターが形成される基板上部の領域１９とＰ−ウェル領
域のエツジ部分のＰ＋オーム接触が形成される領域２０
とＮ＋ストップチャネル領域２１の上部がマスキングさ
れたフォトレジストマスクパタン２２を第３図（Ｂ）図
のように形成する。
その次に、上記のフォトレジストマスクパタン２２を蝕
刻マスクにして露出された窒化膜１７を蝕刻し、基板上
部の上記のフォトレジストマスクバタン２２を除したの
ちに通常の熱処理工程でフィールド酸化膜２３を１１０
０人程度０厚さで成長させる。
刻マスクにして露出された窒化膜１７を蝕刻し、基板上
部の上記のフォトレジストマスクバタン２２を除したの
ちに通常の熱処理工程でフィールド酸化膜２３を１１０
０人程度０厚さで成長させる。
この工程においては拡散のヒーティングサイクル（Ｄｉ
ｆｏｕｉｏｎ Ｈｅａｔｉｎｇ Ｃｙｃｌｅ）を調節し
てフィールド酸化膜２３の厚さを自由に調節することが
でき、上記においてはインバーターを゛ハイ°°スピー
ド（！ｌｉｇｈ ５ｐｅｅｄ）にするためにフィールド
酸化膜の厚さを１１００人程度０厚たが、゛′ロウパス
ピード（Ｌｏｗ ５ｐｅｅｄ）にする場合、フィールド
酸化膜の厚さを７００人、５００人、３００人等で調節
することも出来るし、且つフィールド酸化膜を成長する
工程をしないことも出来る。
ｆｏｕｉｏｎ Ｈｅａｔｉｎｇ Ｃｙｃｌｅ）を調節し
てフィールド酸化膜２３の厚さを自由に調節することが
でき、上記においてはインバーターを゛ハイ°°スピー
ド（！ｌｉｇｈ ５ｐｅｅｄ）にするためにフィールド
酸化膜の厚さを１１００人程度０厚たが、゛′ロウパス
ピード（Ｌｏｗ ５ｐｅｅｄ）にする場合、フィールド
酸化膜の厚さを７００人、５００人、３００人等で調節
することも出来るし、且つフィールド酸化膜を成長する
工程をしないことも出来る。
その次に、Ｎ型ＭＯ３）ランシスターのドレイン及びソ
ースとストップチャネル領域を形成するために上記の基
板１０の上部の全面にフォトレジストを塗布し、通常の
写真工程でＮ型ＭＯ３Ｉ−ランシスターのドレイン及び
ソースが形成される領域２４とストップチャネル領域２
５を除外した領域がマスキングされたフォトレジストマ
スクバタン２６を第３（Ｃ）図のように形成した後、上
記のフォトレジストマスクバタン２６を蝕刻マスクにし
て露出された窒化膜１７を蝕刻する。
ースとストップチャネル領域を形成するために上記の基
板１０の上部の全面にフォトレジストを塗布し、通常の
写真工程でＮ型ＭＯ３Ｉ−ランシスターのドレイン及び
ソースが形成される領域２４とストップチャネル領域２
５を除外した領域がマスキングされたフォトレジストマ
スクバタン２６を第３（Ｃ）図のように形成した後、上
記のフォトレジストマスクバタン２６を蝕刻マスクにし
て露出された窒化膜１７を蝕刻する。
その次に、上記のフォトレジストマスクパタン２６をイ
オン注入マスクにして線量を１×１０′５〜３Ｘ１０”
１ｏｎｓ／ｃ己にし、エネルギーは５０〜６０Ｋｅｖ程
度である燐イオン注入をしたのちに線量は２Ｘ１０”〜
４Ｘ１０Ｉ５ｉｏｎｓ／ｃｒｉであり、エネルギーは７
０〜８０Ｋｅｖで砒素イオン注入をしてＮ＋イオン注入
領域２７．２８を形成する。
オン注入マスクにして線量を１×１０′５〜３Ｘ１０”
１ｏｎｓ／ｃ己にし、エネルギーは５０〜６０Ｋｅｖ程
度である燐イオン注入をしたのちに線量は２Ｘ１０”〜
４Ｘ１０Ｉ５ｉｏｎｓ／ｃｒｉであり、エネルギーは７
０〜８０Ｋｅｖで砒素イオン注入をしてＮ＋イオン注入
領域２７．２８を形成する。
上記のように燐と砒素イオンの２次のイオン注入をする
と、Ｎ型ＭＯＳトランジスターの接合ブレーキダウン電
圧（Ｊｕｎｃｔｉｏｎ Ｂｒｅａｋ Ｄｏｗｎ Ｖｏｌ
ｔａｇｅ）が増加されてＮ型ＭＯＳ電界効果トランジス
ターの特性が向上される。
と、Ｎ型ＭＯＳトランジスターの接合ブレーキダウン電
圧（Ｊｕｎｃｔｉｏｎ Ｂｒｅａｋ Ｄｏｗｎ Ｖｏｌ
ｔａｇｅ）が増加されてＮ型ＭＯＳ電界効果トランジス
ターの特性が向上される。
その次に、基板上部のフォトレジストマスクパタン２６
を除去した後に通常の熱処理工程で上記のＮ＋イオン注
入領域２７．２８を活性化してＮ型ＭＯＳ）ランシスタ
ーのドレイン及びソース２９とストップチャネル領域３
０を形成する。
を除去した後に通常の熱処理工程で上記のＮ＋イオン注
入領域２７．２８を活性化してＮ型ＭＯＳ）ランシスタ
ーのドレイン及びソース２９とストップチャネル領域３
０を形成する。
この工程で形成されるＮ ＋ ｍｌ域の接合の深さは０
．５μｍ程度であり、この時Ｎ十領域２９．３０の上部
には１０００人の酸化膜３１が形成される。
．５μｍ程度であり、この時Ｎ十領域２９．３０の上部
には１０００人の酸化膜３１が形成される。
その次に、Ｐ型ＭＯ３）ランシスターのドレイン及びソ
ースとＰウェルのオームコンタクトのためのＰ ＋領域
を形成するために上記の基板上部の全面にフォトレジス
トを塗布し、通常の写真工程でＰ型ＭＯ３Ｉ−ランシス
ターのドレイン及びソースが形成される領域３２とＰウ
ェルのオームコンタクトのためのＰ＋が形成される領域
３３を除外した領域がマスキングされたフォトレジスト
マスクパタン３４を第３（Ｄ）図のように形成した後、
上記のフォトレジストマスクパタン３４を蝕刻マスクに
して露出された窒化膜１７を蝕刻する。
ースとＰウェルのオームコンタクトのためのＰ ＋領域
を形成するために上記の基板上部の全面にフォトレジス
トを塗布し、通常の写真工程でＰ型ＭＯ３Ｉ−ランシス
ターのドレイン及びソースが形成される領域３２とＰウ
ェルのオームコンタクトのためのＰ＋が形成される領域
３３を除外した領域がマスキングされたフォトレジスト
マスクパタン３４を第３（Ｄ）図のように形成した後、
上記のフォトレジストマスクパタン３４を蝕刻マスクに
して露出された窒化膜１７を蝕刻する。
その次に、上記のフォトレジストマスクパタン３４をイ
オン注入マスクにして線量１×１０＋５〜２Ｘ１０”１
ｏｎｓ／ｃ＋１１でエネルギーは３０〜５０Ｋｅｖ硼素
イオン注入をしてＰ＋イオン注入領域３５．３６を形成
する。
オン注入マスクにして線量１×１０＋５〜２Ｘ１０”１
ｏｎｓ／ｃ＋１１でエネルギーは３０〜５０Ｋｅｖ硼素
イオン注入をしてＰ＋イオン注入領域３５．３６を形成
する。
その次に、基板上部のフォトレジストマスクパタン３４
を除去した後、通常の熱処理工程で上記のＰ＋イオン注
入領域３５．３６を活性化してＰ型ＭＯ３Ｉ−ランジス
クーのドレイン及びソース３７とＰウェルのオームコン
タクトのためのＰ ＋ ｆｉｌ域３８を形成する。
を除去した後、通常の熱処理工程で上記のＰ＋イオン注
入領域３５．３６を活性化してＰ型ＭＯ３Ｉ−ランジス
クーのドレイン及びソース３７とＰウェルのオームコン
タクトのためのＰ ＋ ｆｉｌ域３８を形成する。
この工程で形成されるＰ ＋ ＴｌＩ域の接合の深さは
０．１ａｍ程度であり、Ｐ＋領域３７．３８の上部には
Ｎ ＋ ８ｆｉ域２９．３０の上部のように１０００人
の厚さの酸化膜３９が形成されるようにする。
０．１ａｍ程度であり、Ｐ＋領域３７．３８の上部には
Ｎ ＋ ８ｆｉ域２９．３０の上部のように１０００人
の厚さの酸化膜３９が形成されるようにする。
その次に、基板の上部に残っている窒化膜１７を除去し
、ＭＯＳ）ランシスターのゲートが形成される領域の第
１酸化膜１６を除去した後、ゲート酸化膜４０を３００
〜４００人の厚さで成長する。
、ＭＯＳ）ランシスターのゲートが形成される領域の第
１酸化膜１６を除去した後、ゲート酸化膜４０を３００
〜４００人の厚さで成長する。
その次に、Ｎ型ＭＯ３Ｉ−ランシスターのドレイン及び
ソース領域２９とＰ型ＭＯ３）ランシスターのドレイン
及びソース領域３７の上部にコンタクトｆｉＩ域を形成
するために基板上部の全面にフォトレジストを塗布した
後、通常の写真工程でフォトレジストマスクパタン４３
を第３（Ｅ）図のように形成する。
ソース領域２９とＰ型ＭＯ３）ランシスターのドレイン
及びソース領域３７の上部にコンタクトｆｉＩ域を形成
するために基板上部の全面にフォトレジストを塗布した
後、通常の写真工程でフォトレジストマスクパタン４３
を第３（Ｅ）図のように形成する。
その次に、上記のフォトレジストマスクパタン４３を蝕
刻マスクにしてＮ十領域２９とＰ＋領域３７の上部に接
続窓４１．４２を形成した後、基板上部のフォトレジス
トマスクパタン４３を凡て除去する。
刻マスクにしてＮ十領域２９とＰ＋領域３７の上部に接
続窓４１．４２を形成した後、基板上部のフォトレジス
トマスクパタン４３を凡て除去する。
その次に、ＭＯＳ）ランシスターの各電極を形成するた
めに基板の全面に通常の金属塗布方法で第１金属膜を塗
布し、各電極をパターンニングするために上記の第１金
属膜の上部にフォトレジスト４５を塗布し、通常の写真
蝕刻工程で金属電極４４ａ、４４ｂ、４４ｃ、４４ｄ、
４４ｅを第３（Ｆ）図のように形成した後、基板の上部
に残っているフォトレジストマスクパタン４５を除去す
る。上記の図示した半導体装置はＣＭＯＳインバーター
を図示したもので、電極４４ｃはＮ型ＭＯＳトランジス
ターのドレイン電極とＰ型ＭＯ３）ランシスターの電極
が接続されて形成される。
めに基板の全面に通常の金属塗布方法で第１金属膜を塗
布し、各電極をパターンニングするために上記の第１金
属膜の上部にフォトレジスト４５を塗布し、通常の写真
蝕刻工程で金属電極４４ａ、４４ｂ、４４ｃ、４４ｄ、
４４ｅを第３（Ｆ）図のように形成した後、基板の上部
に残っているフォトレジストマスクパタン４５を除去す
る。上記の図示した半導体装置はＣＭＯＳインバーター
を図示したもので、電極４４ｃはＮ型ＭＯＳトランジス
ターのドレイン電極とＰ型ＭＯ３）ランシスターの電極
が接続されて形成される。
その次に、上記の基板上部に低温酸化膜を形成し、以後
に形成される第２金属膜と上記の第１金属膜を接続する
ために基板上部の全面にフォトレジスト４７を塗布した
後、通常の写真蝕刻の工程で低温酸化膜４６のバタンを
第３（Ｇ）図のように形成し、基板上部のフォトレジス
トマスクパタン４７を除去する。
に形成される第２金属膜と上記の第１金属膜を接続する
ために基板上部の全面にフォトレジスト４７を塗布した
後、通常の写真蝕刻の工程で低温酸化膜４６のバタンを
第３（Ｇ）図のように形成し、基板上部のフォトレジス
トマスクパタン４７を除去する。
その次に、基板上部の全面に通常の金属塗布方法で第２
金属膜４８を塗布して第１金属膜４４と第２金属膜４８
を連結させ、第２金属膜４８の上部にフォトレジスト４
９を塗布したのち、通常の写真蝕刻工程で第２金属膜４
８のパタンを第３（Ｈ）図のように形成する。
金属膜４８を塗布して第１金属膜４４と第２金属膜４８
を連結させ、第２金属膜４８の上部にフォトレジスト４
９を塗布したのち、通常の写真蝕刻工程で第２金属膜４
８のパタンを第３（Ｈ）図のように形成する。
その次に、上記の基板上部のフォトレジストマスフパタ
ン４９を凡て除去し、基板上部に半導体装置の表面安定
化（Ｐａｓｓｉνａｔｉｏｎ）のために保護膜層５０を
第３（Ｉ）図のように形成する。
ン４９を凡て除去し、基板上部に半導体装置の表面安定
化（Ｐａｓｓｉνａｔｉｏｎ）のために保護膜層５０を
第３（Ｉ）図のように形成する。
上述したように本発明はフィールド酸化膜の領域のキャ
パシタンスを容易に調節することが出来るので従来二元
化されている製造工程を一元化するとか出来るばかりで
はなく、半導体装置の動作速度を容易に調節することが
出来る利点がある。
パシタンスを容易に調節することが出来るので従来二元
化されている製造工程を一元化するとか出来るばかりで
はなく、半導体装置の動作速度を容易に調節することが
出来る利点がある。
又、本発明はロジック回路に使用される凡ての半導体装
置の製造に使用することができる。
置の製造に使用することができる。
第１図はＣＭＯＳインバーター回路図、第２図は上記の
第１図のａ領域の断面図、第３（Ａ）〜（１）図は本発
明による製造工程図である。 第 第３図 Δ） ３図 ｑ） 第３図 ｐ） 第３図 口１
第１図のａ領域の断面図、第３（Ａ）〜（１）図は本発
明による製造工程図である。 第 第３図 Δ） ３図 ｑ） 第３図 ｐ） 第３図 口１
Claims (1)
- 【特許請求の範囲】 １、半導体装置の製造方法において、 第１導電型のシリコン半導体基板１０上の所定領域に第
２導電型のウェル領域１５を形成する第１工程と、 上記の基板１０の上部に第１酸化膜１６と窒化膜を順次
的に形成する第２工程と、 上記のウェル領域上部に第１ＭＯＳトランジスターのド
レイン及びソース２９と基板の所定領域にストップチャ
ネル領域３０を形成する第３工程と、 上記の基板上部のストップチャネル領域３０との間に第
２ＭＯＳトランジスターのドレイン及びソース３７と上
記のウェル１５のエッジ領域にオーム接触領域３８を形
成する第４工程と、 基板上部の窒化膜を除去し、第１及び第２ＭＯＳトラン
ジスターのゲート領域の第１酸化膜１６を除去した後に
ゲート酸化膜を形成するために基板全面に酸化膜４０を
形成する第５工程と、上記の第１及び第２ＭＯＳトラン
ジスターのソース及びドレインの接続のための接続窓４
１、４２を形成する第６工程と、 第１及び第２ＭＯＳトランジスターの各電極を形成する
ために第１金属膜４４ａ、４４ｂ、４４ｃ、４４ｄ、４
４ｅのパタンを形成する第７工程と、 上記の第１金属膜の上部に第１金属膜を所定部位と絶縁
させるために低温酸化膜４６のパタンを形成する第８工
程と、 上記の低温酸化膜によって隔離されて第１金属膜と絶縁
され、接続窓を通じて第１金属膜と接続される第２金属
膜４８のパタンを形成する第９工程と、 上記の第２金属膜４８上に保護膜層５０を形成する第１
０工程を具備して上記の工程の連続からなることを特徴
とする半導体装置の製造方法。 ２、第１項において、 第２工程後に第２導電型のウェルエッジ領域２０と、上
記のウェル１５の上部の第１ＭＯＳトランジスターが形
成される領域１８と、基板上部の第２ＭＯＳトランジス
ターが形成される領域１９と、上記の領域１９の縁に形
成されるストップチャネル領域２１の上部の窒化膜１７
を除去し、熱処理工程によって上記の窒化膜が露出され
たフィールド酸化膜２３を形成することを特徴とする半
導体装置の製造方法。 ３、第１項において、 第２導電型のウェル１５は２×１０＾１＾５〜３×１０
＾１＾５ｉｏｎｓ／ｃｍ＾２の線量（Ｄｏｓｅ）でエネ
ルギーは４０〜５０Ｋｅｖにして第２導電型のイオン注
入をした後に熱処理して接合の深さを５〜６μｍで形成
することを特徴とする半導体製造方法。 ４、第１項において、 第１ＭＯＳトランジスターのドレイン及びソース２９と
ストップチャネル領域３０は燐又は燐と砒素イオンをイ
オン注入し、熱処理して所定の深さで形成することを特
徴とする半導体装置の製造方法。 ５、第１項において、 第２ＭＯＳトランジスターのドレイン及びソース３７と
ウェルエッジ領域のオーム接触領域３８は第１導電型の
イオン注入をし、熱処理して第１ＭＯＳトランジスター
のドレイン及びソース２９の接合の深さより深く形成す
ることを特徴とする半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR87-15551 | 1987-12-31 | ||
| KR1019870015551A KR900005354B1 (ko) | 1987-12-31 | 1987-12-31 | Hct 반도체 장치의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023270A true JPH023270A (ja) | 1990-01-08 |
Family
ID=19267824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63323827A Pending JPH023270A (ja) | 1987-12-31 | 1988-12-23 | Ｈｃｔ半導体装置の製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4920066A (ja) |
| JP (1) | JPH023270A (ja) |
| KR (1) | KR900005354B1 (ja) |
| DE (1) | DE3843103A1 (ja) |
| FR (1) | FR2625609B1 (ja) |
| GB (1) | GB2213321B (ja) |
| NL (1) | NL8803213A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3924062C2 (de) * | 1989-07-21 | 1993-11-25 | Eurosil Electronic Gmbh | EEPROM-Halbleitereinrichtung mit Isolierzonen für Niedervolt-Logikelemente |
| EP0488801B1 (en) * | 1990-11-30 | 1998-02-04 | Sharp Kabushiki Kaisha | Thin-film semiconductor device |
| US5438005A (en) * | 1994-04-13 | 1995-08-01 | Winbond Electronics Corp. | Deep collection guard ring |
| US6017785A (en) * | 1996-08-15 | 2000-01-25 | Integrated Device Technology, Inc. | Method for improving latch-up immunity and interwell isolation in a semiconductor device |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3983620A (en) * | 1975-05-08 | 1976-10-05 | National Semiconductor Corporation | Self-aligned CMOS process for bulk silicon and insulating substrate device |
| US4152823A (en) * | 1975-06-10 | 1979-05-08 | Micro Power Systems | High temperature refractory metal contact assembly and multiple layer interconnect structure |
| JPS5543842A (en) * | 1978-09-25 | 1980-03-27 | Hitachi Ltd | Manufacture of al gate cmos ic |
| JPS5565446A (en) * | 1978-11-10 | 1980-05-16 | Nec Corp | Semiconductor device |
| US4288910A (en) * | 1979-04-16 | 1981-09-15 | Teletype Corporation | Method of manufacturing a semiconductor device |
| DE3133841A1 (de) * | 1981-08-27 | 1983-03-17 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen |
| DE3318213A1 (de) * | 1983-05-19 | 1984-11-22 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Verfahren zum herstellen eines integrierten isolierschicht-feldeffekttransistors mit zur gateelektrode selbstausgerichteten kontakten |
-
1987
- 1987-12-31 KR KR1019870015551A patent/KR900005354B1/ko not_active IP Right Cessation
-
1988
- 1988-12-21 DE DE3843103A patent/DE3843103A1/de not_active Ceased
- 1988-12-23 JP JP63323827A patent/JPH023270A/ja active Pending
- 1988-12-29 FR FR888817423A patent/FR2625609B1/fr not_active Expired - Lifetime
- 1988-12-30 US US07/292,106 patent/US4920066A/en not_active Expired - Lifetime
- 1988-12-30 NL NL8803213A patent/NL8803213A/nl not_active Application Discontinuation
-
1989
- 1989-01-03 GB GB8900015A patent/GB2213321B/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| GB8900015D0 (en) | 1989-03-01 |
| KR890011084A (ko) | 1989-08-12 |
| GB2213321A (en) | 1989-08-09 |
| FR2625609A1 (fr) | 1989-07-07 |
| NL8803213A (nl) | 1989-07-17 |
| FR2625609B1 (fr) | 1992-07-03 |
| KR900005354B1 (ko) | 1990-07-27 |
| US4920066A (en) | 1990-04-24 |
| DE3843103A1 (de) | 1989-07-13 |
| GB2213321B (en) | 1991-03-27 |
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