JP2949745B2 - 縦型ｍｏｓ電界効果トランジスタの製造方法 - Google Patents
縦型ｍｏｓ電界効果トランジスタの製造方法Info
- Publication number
- JP2949745B2 JP2949745B2 JP2009678A JP967890A JP2949745B2 JP 2949745 B2 JP2949745 B2 JP 2949745B2 JP 2009678 A JP2009678 A JP 2009678A JP 967890 A JP967890 A JP 967890A JP 2949745 B2 JP2949745 B2 JP 2949745B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- polycrystalline silicon
- type
- gate electrode
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 230000005669 field effect Effects 0.000 title claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 19
- 239000012535 impurity Substances 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 6
- 230000001133 acceleration Effects 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 239000010410 layer Substances 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 239000000758 substrate Substances 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 3
- -1 boron ions Chemical class 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は縦型MOS電界効果トランジスタ（以下縦型MOS
FETと記す）の製造方法に関する。
FETと記す）の製造方法に関する。
従来の縦型MOSFETは第３図（ａ）に示すように、N+型
シリコン基板１の上に設けたN-型エピタキシャル層２の
上にゲート酸化膜３を設け、ゲート酸化膜３の上に選択
的に設けたゲート電極４をマスクとしてN-型エピタキシ
ャル層２内に不純物を導入し、Ｐ型のベース領域８を設
ける。次に、ゲート酸化膜３の上に選択的に設けたフォ
トレジスト膜10とゲート電極４をマスクとしてＮ型不純
物をイオン注入し、N+型ソース領域11を形成する。
シリコン基板１の上に設けたN-型エピタキシャル層２の
上にゲート酸化膜３を設け、ゲート酸化膜３の上に選択
的に設けたゲート電極４をマスクとしてN-型エピタキシ
ャル層２内に不純物を導入し、Ｐ型のベース領域８を設
ける。次に、ゲート酸化膜３の上に選択的に設けたフォ
トレジスト膜10とゲート電極４をマスクとしてＮ型不純
物をイオン注入し、N+型ソース領域11を形成する。
次に、第３図（ｂ）に示すように、フォトレジスト膜
10を除去し、酸化シリコン膜12を堆積してコンタクトホ
ールを開孔し、N+型ソース領域11及びＰ型ベース領域８
と接続するソース電極13を形成し、N+型シリコン基板１
の裏面にドレイン電極14を設ける。
10を除去し、酸化シリコン膜12を堆積してコンタクトホ
ールを開孔し、N+型ソース領域11及びＰ型ベース領域８
と接続するソース電極13を形成し、N+型シリコン基板１
の裏面にドレイン電極14を設ける。
ここで、ゲート電極４の直下のチャネル領域とソース
電極13との間のベース抵抗RBが大きいため、ソース電極
13に対するチャネル領域近傍のベース電位が高くなり、
N+型ソース領域11とＰ型ベース領域８及びN-型エピタキ
シャル層２からなる寄生NPNトランジスタがオンし易く
なっていた。
電極13との間のベース抵抗RBが大きいため、ソース電極
13に対するチャネル領域近傍のベース電位が高くなり、
N+型ソース領域11とＰ型ベース領域８及びN-型エピタキ
シャル層２からなる寄生NPNトランジスタがオンし易く
なっていた。
上述した従来の縦型MOSFETの寄生Trは、ベース抵抗が
大きいため、オン状態となりやすくなり、誘電性負荷耐
量が低いという欠点がある。
大きいため、オン状態となりやすくなり、誘電性負荷耐
量が低いという欠点がある。
本発明の縦型MOSFETのの製造方法は、一導電型半導体
層の表面に設けたゲート酸化膜の上にゲート電極となる
多結晶シリコン膜を堆積する工程と、該多結晶シリコン
膜の上に酸化膜を形成する工程と、該酸化膜の上にイオ
ン注入時のマスクとなる多結晶シリコン膜を堆積する工
程と、低濃度の第１のベース領域となる部分の前記ゲー
ト電極となる多結晶シリコン膜，前記酸化膜及び前記イ
オン注入時のマスクとなる多結晶シリコン膜を選択的に
除去して開口部と共にゲート電極を設ける工程と、前記
ゲート電極，前記酸化膜及び前記酸化膜の上に堆積した
多結晶シリコン膜をマスクとして前記一導電型半導体層
の表面に低濃度の逆導電型不純物を導入して低濃度の第
１のベース領域を形成する工程と、前記ゲート電極，前
記酸化膜及び前記酸化膜の上に堆積した多結晶シリコン
膜をマスクとして高濃度の逆導電型不純物を加速エネル
ギー500keV〜2MeVでイオン注入し前記ベース領域の中域
に高濃度の第２のベース領域を設ける工程と、前記第１
のベース領域の表面に一導電型不純物を選択的に導入し
てソース領域を形成する工程とを含んで構成される。
層の表面に設けたゲート酸化膜の上にゲート電極となる
多結晶シリコン膜を堆積する工程と、該多結晶シリコン
膜の上に酸化膜を形成する工程と、該酸化膜の上にイオ
ン注入時のマスクとなる多結晶シリコン膜を堆積する工
程と、低濃度の第１のベース領域となる部分の前記ゲー
ト電極となる多結晶シリコン膜，前記酸化膜及び前記イ
オン注入時のマスクとなる多結晶シリコン膜を選択的に
除去して開口部と共にゲート電極を設ける工程と、前記
ゲート電極，前記酸化膜及び前記酸化膜の上に堆積した
多結晶シリコン膜をマスクとして前記一導電型半導体層
の表面に低濃度の逆導電型不純物を導入して低濃度の第
１のベース領域を形成する工程と、前記ゲート電極，前
記酸化膜及び前記酸化膜の上に堆積した多結晶シリコン
膜をマスクとして高濃度の逆導電型不純物を加速エネル
ギー500keV〜2MeVでイオン注入し前記ベース領域の中域
に高濃度の第２のベース領域を設ける工程と、前記第１
のベース領域の表面に一導電型不純物を選択的に導入し
てソース領域を形成する工程とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の第１の実施例を説明
するための工程順に示した半導体チップの断面図であ
る。
するための工程順に示した半導体チップの断面図であ
る。
まず、第１図（ａ）に示すように、N+型シリコン基板
１の上にN-型エピタキシャル層２を形成し、N-型エピタ
キシャル層２の表面にゲート酸化膜３を50〜150nmの厚
さに形成する。次に、ゲート酸化膜３の上にゲート電極
４が形成される多結晶シリコン膜を0.4〜0.6μｍの厚さ
に堆積して表面を熱酸化し厚さ数10nmの酸化シリコン膜
５を形成し、酸化シリコン膜５の上に多結晶シリコン膜
６を0.4〜２μｍの厚さに堆積する。次に、多結晶シリ
コン膜６及び酸化シリコン膜５及びゲート電極４が形成
される多結晶シリコン膜を選択的に順次エッチングして
ゲート電極４を形成するとともに開孔部を設け、多結晶
シリコン膜６及び酸化シリコン膜５及び多結晶シリコン
膜４をマスクとしてホウ素イオン７を加速エネルギー50
〜100keV、ドース量１×1014〜５×1014cm2でイオン注
入し、熱処理により活性化し、深さ約４μｍのＰ型ベー
ス領域８を形成する。
１の上にN-型エピタキシャル層２を形成し、N-型エピタ
キシャル層２の表面にゲート酸化膜３を50〜150nmの厚
さに形成する。次に、ゲート酸化膜３の上にゲート電極
４が形成される多結晶シリコン膜を0.4〜0.6μｍの厚さ
に堆積して表面を熱酸化し厚さ数10nmの酸化シリコン膜
５を形成し、酸化シリコン膜５の上に多結晶シリコン膜
６を0.4〜２μｍの厚さに堆積する。次に、多結晶シリ
コン膜６及び酸化シリコン膜５及びゲート電極４が形成
される多結晶シリコン膜を選択的に順次エッチングして
ゲート電極４を形成するとともに開孔部を設け、多結晶
シリコン膜６及び酸化シリコン膜５及び多結晶シリコン
膜４をマスクとしてホウ素イオン７を加速エネルギー50
〜100keV、ドース量１×1014〜５×1014cm2でイオン注
入し、熱処理により活性化し、深さ約４μｍのＰ型ベー
ス領域８を形成する。
次に、第１図（ｂ）に示すように、上記同一マスクを
用いてホウ素イオンを加速エネルギー500keV〜2MeV、ド
ース量１×14〜５×1014cm2で高エネルギーイオン注入
しＰ型ベース領域８の中域に約３μｍの厚さで埋込まれ
たP+型ベース領域９を形成する。
用いてホウ素イオンを加速エネルギー500keV〜2MeV、ド
ース量１×14〜５×1014cm2で高エネルギーイオン注入
しＰ型ベース領域８の中域に約３μｍの厚さで埋込まれ
たP+型ベース領域９を形成する。
次に、第１図（ｃ）に示すように、多結晶シリコン膜
６及び酸化シリコン膜５を除去した後、開孔部のゲート
酸化膜３の上にフォトリソグラフィ技術によりフォトレ
ジスト膜10を選択的に設け、ゲート電極４及びフォトレ
ジスト膜10をマスクとしてＮ型不純物をイオン注入しN+
型ソース領域11を形成する。
６及び酸化シリコン膜５を除去した後、開孔部のゲート
酸化膜３の上にフォトリソグラフィ技術によりフォトレ
ジスト膜10を選択的に設け、ゲート電極４及びフォトレ
ジスト膜10をマスクとしてＮ型不純物をイオン注入しN+
型ソース領域11を形成する。
次に、第１図（ｄ）に示すように、フォトレジスト膜
10を除去した後、層間絶縁膜として酸化シリコン膜12を
堆積してコンタクトホールを開孔し、コンタクトホール
のN+型ソース領域11及びＰ型ベース領域８と接続するAl
層を堆積してソース電極13を形成し、N+型シリコン基板
１の裏面にドレイン電極14を設け、縦型MOSFETを構成す
る。
10を除去した後、層間絶縁膜として酸化シリコン膜12を
堆積してコンタクトホールを開孔し、コンタクトホール
のN+型ソース領域11及びＰ型ベース領域８と接続するAl
層を堆積してソース電極13を形成し、N+型シリコン基板
１の裏面にドレイン電極14を設け、縦型MOSFETを構成す
る。
ここで、P+型ベース領域９を形成したことによりベー
ス抵抗RBが小さくなり、寄生トランジスタがオンしにく
くなる。
ス抵抗RBが小さくなり、寄生トランジスタがオンしにく
くなる。
第２図は、本発明の第２の実施例の断面図である。
第２図に示すように、N+型シリコン基板１とドレイン
電極14の間にＰ型領域15を設けた以外は第１の実施例と
同じ構成を有しており、サイリスタ型の縦型MOSFETを構
成する。
電極14の間にＰ型領域15を設けた以外は第１の実施例と
同じ構成を有しており、サイリスタ型の縦型MOSFETを構
成する。
以上、説明したように本発明は、高エネルギーイオン
注入で低濃度の第１のベース領域の中域に第１のベース
領域より高濃度の第２のベース領域を形成してベース抵
抗を下げることにより、寄生トランジスタのhFEを小さ
くし、誘導性負荷耐量を向上できるという効果がある。
注入で低濃度の第１のベース領域の中域に第１のベース
領域より高濃度の第２のベース領域を形成してベース抵
抗を下げることにより、寄生トランジスタのhFEを小さ
くし、誘導性負荷耐量を向上できるという効果がある。
第１図（ａ）〜（ｄ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図、第２図
は本発明の第２の実施例の断面図、第３図（ａ），
（ｂ）は、従来の縦型MOSFETの製造方法を説明するため
の工程順に示した半導体チップの断面図である。 １……N+型シリコン基板、２……N-型エピタキシャル
層、３……ゲート酸化膜、４……ゲート電極、５……酸
化シリコン膜、６……多結晶シリコン膜、7,7a……ホウ
素イオン、８……Ｐ型ベース領域、９……P+型ベース領
域、10……フォトレジスト膜、11……N+型ソース領域、
12……酸化シリコン膜、13……ソース電極、14……ドレ
イン電極、15……Ｐ型領域、RB……ベース抵抗。
るための工程順に示した半導体チップの断面図、第２図
は本発明の第２の実施例の断面図、第３図（ａ），
（ｂ）は、従来の縦型MOSFETの製造方法を説明するため
の工程順に示した半導体チップの断面図である。 １……N+型シリコン基板、２……N-型エピタキシャル
層、３……ゲート酸化膜、４……ゲート電極、５……酸
化シリコン膜、６……多結晶シリコン膜、7,7a……ホウ
素イオン、８……Ｐ型ベース領域、９……P+型ベース領
域、10……フォトレジスト膜、11……N+型ソース領域、
12……酸化シリコン膜、13……ソース電極、14……ドレ
イン電極、15……Ｐ型領域、RB……ベース抵抗。
Claims (1)
- 【請求項１】一導電型半導体層の表面に設けたゲート酸
化膜の上にゲート電極となる多結晶シリコン膜を堆積す
る工程と、この多結晶シリコン膜の上に酸化膜を形成し
この酸化膜の上にイオン注入時のマスクとなる多結晶シ
リコン膜を堆積する工程と、前記ゲート電極となる多結
晶シリコン膜，前記酸化膜及び前記酸化膜の上に堆積し
たイオン注入時のマスクとなる多結晶シリコン膜を選択
的に除去して開口部と共にゲート電極を設ける工程と、
前記ゲート電極，前記酸化膜及び前記酸化膜の上に堆積
した多結晶シリコン膜をマスクとして前記一導電型半導
体層の表面に低濃度の逆導電型不純物を導入して低濃度
の第１のベース領域を形成する工程と、前記ゲート電
極，前記酸化膜及び前記酸化膜の上に堆積した多結晶シ
リコン膜をマスクとして高濃度の逆導電型不純物を加速
エネルギー500keV〜2MeVでイオン注入し前記ベース領域
の中域に高濃度の第２のベース領域を設ける工程と、前
記第１のベース領域の表面に一導電型不純物を選択的に
導入してソース領域を形成する工程とを含むことを特徴
とする縦型MOS電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009678A JP2949745B2 (ja) | 1990-01-19 | 1990-01-19 | 縦型ｍｏｓ電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009678A JP2949745B2 (ja) | 1990-01-19 | 1990-01-19 | 縦型ｍｏｓ電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03214740A JPH03214740A (ja) | 1991-09-19 |
| JP2949745B2 true JP2949745B2 (ja) | 1999-09-20 |
Family
ID=11726867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009678A Expired - Fee Related JP2949745B2 (ja) | 1990-01-19 | 1990-01-19 | 縦型ｍｏｓ電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2949745B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0689238B1 (en) * | 1994-06-23 | 2002-02-20 | STMicroelectronics S.r.l. | MOS-technology power device manufacturing process |
| JP2001135817A (ja) * | 1999-11-09 | 2001-05-18 | Toyota Motor Corp | 絶縁ゲート型半導体装置およびその製造方法 |
| JP5412730B2 (ja) * | 2008-02-14 | 2014-02-12 | 住友電気工業株式会社 | 半導体装置の製造方法 |
| JP2011003919A (ja) * | 2010-08-23 | 2011-01-06 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| CN107785411B (zh) * | 2016-08-31 | 2020-06-12 | 无锡华润上华科技有限公司 | 集成有结型场效应晶体管的器件及其制造方法 |
-
1990
- 1990-01-19 JP JP2009678A patent/JP2949745B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03214740A (ja) | 1991-09-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2897004B2 (ja) | Ｃｍｏｓｆｅｔ製造方法 | |
| US6194760B1 (en) | Double-diffused MOS transistor and method of fabricating the same | |
| JP2509690B2 (ja) | 半導体装置 | |
| JPH04239760A (ja) | 半導体装置の製造法 | |
| JP2949745B2 (ja) | 縦型ｍｏｓ電界効果トランジスタの製造方法 | |
| JPH02264464A (ja) | 半導体装置およびその製造方法 | |
| JP2596117B2 (ja) | 半導体集積回路の製造方法 | |
| JPH05283687A (ja) | 半導体素子の製造方法 | |
| JP2982420B2 (ja) | 半導体集積回路装置 | |
| JP2987875B2 (ja) | 縦型ｍｏｓ電界効果トランジスタの製造方法 | |
| JP2000068499A (ja) | 半導体装置とその製造方法 | |
| JP3105237B2 (ja) | Ｄｍｏｓ型半導体装置の製造方法 | |
| JP3097095B2 (ja) | 半導体装置の製造方法 | |
| JP2575876B2 (ja) | 半導体装置 | |
| JP2605757B2 (ja) | 半導体装置の製造方法 | |
| JPH0472770A (ja) | 半導体装置の製造方法 | |
| JP3448666B2 (ja) | 接合型電界効果トランジスタの製造方法 | |
| JP2544806B2 (ja) | 半導体装置の製造方法 | |
| JPH1126769A (ja) | Ｎ型ｍｏｓｆｅｔ及びその製造方法 | |
| JP2828264B2 (ja) | 半導体装置の製造方法 | |
| JP2808620B2 (ja) | 半導体装置の製造方法 | |
| JPH0296364A (ja) | 半導体装置およびその製造方法 | |
| JP2988067B2 (ja) | 絶縁型電界効果トランジスタの製造方法 | |
| JPH03209762A (ja) | 半導体装置およびその製造方法 | |
| JPH03120836A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070709 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080709 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090709 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |