[go: up one dir, main page]

KR930010121B1 - 단일의 집적회로칩에 고압 및 저압 cmos 트랜지스터를 형성하는 공정 - Google Patents

단일의 집적회로칩에 고압 및 저압 cmos 트랜지스터를 형성하는 공정 Download PDF

Info

Publication number
KR930010121B1
KR930010121B1 KR1019900003676A KR900003676A KR930010121B1 KR 930010121 B1 KR930010121 B1 KR 930010121B1 KR 1019900003676 A KR1019900003676 A KR 1019900003676A KR 900003676 A KR900003676 A KR 900003676A KR 930010121 B1 KR930010121 B1 KR 930010121B1
Authority
KR
South Korea
Prior art keywords
type
transistor
forming
drain
conductive
Prior art date
Application number
KR1019900003676A
Other languages
English (en)
Other versions
KR900015344A (ko
Inventor
커크 코시아크 올터
로버트 스나벨 더글러스
더글러스 맨 조나단
두아네 패리쉬 잭
리셀 로랜드스 3세 파울
Original Assignee
델코 엘렉트로닉스 코오포레이션
에이 디 헤인즈
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 델코 엘렉트로닉스 코오포레이션, 에이 디 헤인즈 filed Critical 델코 엘렉트로닉스 코오포레이션
Publication of KR900015344A publication Critical patent/KR900015344A/ko
Application granted granted Critical
Publication of KR930010121B1 publication Critical patent/KR930010121B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0221—Manufacture or treatment of FETs having insulated gates [IGFET] having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended-drain MOSFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0181—Manufacturing their gate insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0191—Manufacturing their doped wells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/856—Complementary IGFETs, e.g. CMOS the complementary IGFETs having different architectures than each other, e.g. high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

내용 없음.

Description

단일의 집적회로칩에 고압 및 저압 CMOS 트랜지스터를 형성하는 공정
제 1a 도 내지 1d 도는 각각 종래의 고압 PMOS 트랜지스터, 고압 NMOS 트랜지스터, 저압 PMOS 트랜지스터 및 저압 NMOS 트랜지스터의 단면을 나타내는 도면.
제 2a 도 내지 제 2i 도는 제 1a 도 내지 1d도에 도시된 4가지 형태의 트랜지스터 각각중 하나씩만을 포함하도록 본 발명에 따라 처리되어질때 선택된 단계에서의 기판의 단면도.
본 발명은 IEEE Transactions on Electrom Devices Vol. ED-33 No. 12(1986. 12), Page 1985-1991에서 G.M. Dolny 등에 의해 개선된 "Enhanced CMOS for Analog-Digital Power IC Applications"과 같은, 상보형 금속-산화물-반도체(CMOS) 집적회로의 제조에 관한 것이다.
CMOS 집적회로는 전자응용분야에 있어서 그 용도가 증가되고 있다. CMOS 집적회로는 최소 2개의 주요한 종류가 있는 바, 작동전압이 6V이하인 저압회로와 작동전압이 약 30V 이상인 고압회로가 그것이다.
이 2가지 종류의 중요한 차이는 보다 높은 작동전압에서 고압 MOS 트랜지스터의 소오스와 드레인사이의 채널영역(channel region)이 애발란취 브레이크 다운을 겪지 않고 보다 높은 유도전장을 견딜 수 있을 것을 요구한다는 것이다. 그 결과, 이들 2가지는 일반적으로 그 변수(parameter) 뿐만 아니라 형태에도 차이를 갖는 것이다. 이같은 차이는 이들 각각이 하나의 공통칩내에서 서로 다른 것과 결합되기보다는 그 자체의 별도의 칩내에 형성되었다는 공정상의 차이를 가지게하는 것이다. 그러나, 공통의 칩내에 2가지 타입 모두를 형성시키는 공정이 바람직하며 이를 위해 여러공정이 제안되었었다. 그러나, 이들 공정은 일반적으로 복잡한 뿐만 아니라 기존 공정의 현저한 변형을 요구하는 것이다. 이에 따라 보편적인 저압 CMOS 장치를 제조하기 위한 기존의 공정에 단지 약간의 변형만을 포함하면서, 공통칩내에 고압 CMOS와 저압 CMOS 장치 모두 형성하는 개선된 공정이 요구되는 것이다. MOS 트랜지스터의 소오스와 드레인 사이에서 유도된 전장에 보다 높은 애발란취 브레이크다운 전압을 실현하기 위한 한가지 형태는 드레인이 채널영역과 표준의 고농도로 도우프된 드레인영역(standard heavily-doped drain portion) 사이에 저농도로 도우프된 확장부 중간층을 포함하는 저농도로 도우프된 드레인(lightly-doped drain, LDD)구조이다. 또한, 고압 MOS 트랜지스터에서는, 통상 그 두께(전형적으로 최소 65nm, 즉 650Å)가 저압 MOS 트랜지스터(전형적으로 약 40nm이하, 즉 400Å이하)에 통상 사용되는 것보다 두꺼운 게이트옥사이드(oxide)를 포함하는 것이 이익적이다.
이같은 증가된 두께는 게이트옥사이드층의 전기적인 오버-스트레스(eos)에 대하여 확실성을 가지는 표면의 울퉁불퉁함을 제공한다.
본 발명은 기본적으로 하나의 이온주입(implantation)단계를 부가함을 포함하는, 공통칩내에 고압 및 저압 COMS 소자 모두를 제공하는 공정에 관한 것이며 기존의 n형 웰, 저압 CMOS 집적회로공정에 약간의 마스킹 및 마스킹 설계변화를 가한 것이다. 특히, 이 새로운 공정의 초기단계에서는 p-채널(PMOS)트랜지스터를 위한 n형 웰을 p형 기판내에 형성하기 위한 표준의 도우너 이온주입 단계에 사용되는 마스크가 부적으로 변형되어 고압 n-채널(NMOS)트랜지스터를 위한 n형 확장 웰을 형성하는 것이다. 또한, 이 새로운 공정은 고압 PMOS 트랜지스터를 형성하는데 사용하기 위한 p형 웰을 형성하는 부가된 억셉터 이온주입단계를 포함한다. 특히, p형 확장웰(extension well)을 형성하는 이온주입단계의 파라메터들은 표준의 필드옥사이드층의 형성단계가 이온주입된 이온(implanted ions)을 드라이브-인(drive-in)시키는데 사용되게 한다. 더우기 공정의 중간단계에서 각각의 고압트랜지스터내에 보다 두꺼운 게이트 옥사이드층을 부가격으로 얻기 위한 바람직한 실시예에서는 옥사이드-에칭단계를 위해 사용되는 마스크가 각각의 고압트랜지스터의 활성영역의 옥사이드를 보호하도록 변형되어 궁극적으로 각 고압트랜지스터의 게이트옥사이드층은 각각의 저압트랜지스터의 것보다 두껍게 되도록 한다. 이하, 본 발명을 첨부도면에 의거하여 보다 상세히 설명한다.
참고로, 첨부도면은 그 축적이 정확하지 않으며 또한 고농도로 도우프된 영역(불순물 농도가 최소 약 1×1019불순물/㎤)은 플러스(+) 표시를 하였으며 예를 들어 n+), 저농도로 도우프된 영역(불순물 농도가 5×1016불순물/㎤이하)은 마이너스(-)표시를 하였다. (예를 들어 p_) 제 1a 도에 의하면, 저농도로 도우프된 p형 기판 12내에 형성된 저농도로 도우프된 n형 웰 11 내에 완전히 포함된 저농도로 도우프된 드레인(LDD)형의 공지형태의 고압 PMOS 트랜지스터 10가 도시되어 있다.
LDD형 PMOS 트랜지스터의 저농도로 도우프된 드레인 확장영역으로서의 역활을 하는 저농도로 도우프된 p형 웰 14은 n형 웰 11내에 포함되어 있다.
웰 14내의 고농도로 도우프된 p형 영역 16은 트랜지스터의 드레인으로서의 역활을 한다. 웰 11내의 고농도로 도우프된 p형 영역 18은 트랜지스터의 소오스로서의 역활을 한다. 기판 12의 상표면 12a에서의 비교적 두꺼운 필드옥사이드 영역 20은 트랜지스터의 10의 활성영역의 표면영역의 가장자리를 한정하며 기판 12의 표면에서 다른 트랜지스터와 절연시키는 역활을 한다. 일반적으로 이같은 영역은 주성분이 이산화규소로 되어 있으나, 통상 "산화물(oxide)" 혹은 "산화규소" 등으로 불리우며 본 명세서에서도 그렇게 기술한다. 또한 "산화물" 혹은 "산화규소"층이라고 하는 본 발명에 의한 공정에 사용되는 다른층들 역시 그 주성분은 이산화규소이다.
두꺼운 필드옥사이드 영역 21은 또한 선택적으로 p형 웰 14의 중간영역에 포함된다. 비교적 얇은 실리콘옥사이드층 22는 게이트 절연층으로서의 역활을 하며 p형 소오스 18의 가장자리로부터 필드옥사이드 영역 21까지의 표면 12a위에 형성된다.
폴리실리콘 게이트전극 24는 게이트 옥사이드 층 22상에 형성되고 또한 필드옥사이드영역 21의 일부영역상에 오버랩(overlap)되어 형성된다. 이같은 오버랩은 준-전계 플레이트(quasi-field plate)로서의 역활도 하는 게이트전극 24이 트랜지스터의 브레이크다운 특성을 개선시키는 것으로 알려져 있다.
약 -0.85V의 임계전압을 갖고 최소 -30V의 애발란취 브레이크다운 전압(avalachr breakdown voltage)을 갖도록 설계된 전형적인 실시예에서는, 기판 12은 약 18Ω-cm의 저항율을 제공하기 위해 약 5×1515불순물/㎤의 평균 억셉터 농도를 가지며, 게이트옥사이드층 22는 약 65nm(650Å)의 두께를 갖고; p형 웰 14와 p형 소오스 18사이의 채널은 그 길이가 약 4마이크로메터이며; 필드옥사이드 영역 21을 오버랩하기 전에 게이트전극 22아래에서 확장하는 p형 웰 14영역은 약 1마이크로메터길이를 가지며 필드옥사이드 영역 21의 게이트전극 오버랩길이는 약 2마이크로메터이다. 소오스 및 드레인은 각각 약 1×1019불순물/㎤로 도우프되며 약 0.3 마이크로메터의 두께를 갖는다. n형 웰 11은 약 4마이크로메터 두께를 갖고 평균 불순물농도가 1×1016불순물/㎤이며, p형 웰 14는 평균 농도가 4×1016불순물/㎤이고 약 1마이크로메터의 두께를 갖는다.
제 1b 도에 의하면, 저농도로 도우프된 드레인 확장영역을 제공하는 저농도로 도우프된 n형 웰 32가 내부에 형성된 p형 기판 12를 포함하는 LDD 형의 고압 NMOS 트랜지스터 30가 도시되어 있다. 그 내부에는 표준의 고농도로 도우프된 n형 드레인 34이 형성된다. p형 기판 12내의 표면 12a에서 고농도로 도우프된 n형 영역 36은 소오스로서의 역활을 한다. 두꺼운 필드옥사이드영역 38은 트랜지스터 30의 활성영역의 표면 영역을 한정시킨다. 얇은 게이트옥사이드층 40은 표면 12a상에 형성되고 또한 드레인 34와 게이트옥사이드층 40의 가장자리 사이에서 형성되는 중간의 두꺼운 필드옥사이드 영역 39까지 확장한다.
폴리실리콘게이트 전극 42는 게이트옥사이드층 40상에 형성되고 두꺼운 필드옥사이드 영역 39의 일부영역에까지 형성되며 제 1a 도의 LDD형 PMOS트랜지스터에서와 같이 준-전계플레이트로서의 역활을 한다.
제 1a 도의 LDD형 PMOS 트랜지스터 10의 처리공정과 호환성이 있는(compatible) 이 LDD형 NMOS 트랜지스터 30의 처리공정을 위하여, 기판 12의 기본 파라메터, 게이트옥사이드층 22, 40의 두, n형 웰 11 및 32의 도핑 및 두께가 상기 2개의 트랜지스터에 같게 만들어진다. 또한, 트랜지스터 30에서 n형 소오스 36과 드레인 34는 평균 농도가 1×1020도우너/㎤이고, 또한 두께가 약 0.3 마이크로메터로 도우프된다. n형 소오스 36과 n형 확장 웰 32사이의 채널길이는 약 7 마이크로메터이며, 게이트 전극의 오버랩되는 치수는 PMOS 트랜지스터 10에서와 같다. 트랜지스터 30에서, 임계전압은 약 1.4볼트이며 애발란취 브레이트 다운 전압은 최소 30볼트이다.
제 1c 도에 의하면 종전과 같이 저농도로 도우프된 n형 웰 52가 형성된 p형기판 12를 포함하는 통상의 저압 PMOS 트랜지스터 50이 도시되어 있다. 고농도로 도우프된 p형 소오스 54와 드레인 55는 n형 웰 52내에서 서로 떨어져 있다. 게이트옥사이드 57과 폴리실리콘 게이트전극 58은 PMOS 트랜지스터의 형태로 소오스 54와 드레인 55 사이의 표면 영역 12a상에 형성된다. 두꺼운 필드옥사이드영역 59는 트랜지스터 50의 활성영역의 표면끝을 한정한다. 공정의 호환성을 위하여, 소오스 54, 드레인 55 및 n형 웰 52의 도우핑은 1a 도에 도시된 LDD형 PMOS 트랜지스터 10의 대응하는 요소들의 것과 같다. 소오스 54와 드레인 55사이의 채널길이는 약 1.5마이크로메이며, -0.75V의 임계전압을 제공하기 위한 이 저압트랜지스터의 게이트옥사이드 두께는 약 40nm(400Å)이다. 애발란취 브레이트다운 전압은 최소 약 -15V이다.
제 1d 도에 의하면, 통상의 저압 NMOS 트랜지스터 60이 도시되어 있다.
이 역시 상기 저압 NMOS 트랜지스터 60은 저농도로 도우프된 p형 기판 12내에 형성되고, 표면 12a에서 서로 간격을 두고 위치한 고농도로 도우프된 n형 소오스 62와 고농도로 도우프된 n형 드레인 64를 포함한다.
얇은 게이트옥사이드층 65와 폴리 실리콘게이트 전극 66은 소오스 62와 드레인 64사이의 채널영역상에 형성된다. 두꺼운 필드옥사이드 영역 68은 트랜지스터 60의 활성표면 영역의 끝을 한정한다. 공정의 호환성을 위하여, 트랜지스터 60의 소오스 62, 드레인 64 및 기판 12의 도우핑은 제 1b 도에 도시된 LDD형 NMOS트랜지스터의 대응하는 요소들과 유사하며, 게이트옥사이드층 65는 제 1c 도에 도시된 상보형 PMOS 트랜지스터 50의 게이트옥사이드층 57의 두께를 갖는다. 트랜지스터 60의 채널길이는 1.5마이크로메터이다. 트랜지스터 60의 임계전압과 애발란취 브레이크다운 전압은 각각 +0.75V 및 +10V이다. 앞서 언급한 바와 같이, 본 발명은 일차적으로 공통의 기판내에 제 1a, 1b, 1c 및 1d 도에 도시된 4가지 형태의 트랜지스터를 효율적으로 형성하기 위한 공정에 관한 것이며, 이리하여 모놀리식(monolithic)집적회로에 사용하기 위하여 4가지 형태중 각각의 어느하나 혹은 그 이상을 포함하는 각각의 칩이 제공될 수 있다.
그러나, 필요하면, 공통의 기판내에서 4가지 형태를 처리한 후, 기판은 4가지 형태 모두 보다 적은 것을 포함하는 각각의 칩을 제공하기 위한 형태로 절단(dice)될 수 있다.
전형적으로, 이같은 모놀리식(monolithic) 집적회로에서는, 저압트랜지스터가 신호처리를 위한 로직(logoc) 및 중간단에서 사용되는 반면, 고압트랜지스터가 집적회로의 입력 및 출력단에서 사용된다. 이같은 집적회로는 진공형광표시장치나 자동데이타 버스를 구동시키는데 특히 유용한 것으로 기대된다. 또한, 이같은 집적회로는 로직레벨전원이 온-칩 전압조절기 회로(on-chip voltage regulator circuit)로부터 나오는 것을 가능하게 한다. 물론 다양한 다른 기능이 고압 및 저압 CMOS 트랜지스터쌍을 포함하는 집적회로에 의해 유익하게 제공될 수 있다.
이하, 본 발명의 공정의 실시예를 상세히 설명한다.
제 2a 도에 의하면 저농도로 도우프된 p형 기판 12가 도시되어 있는 바, 제 1a 도 내지 1d 도에 도시된 각각의 트랜지스터중 하나씩 형성되어진다. 기판 12는 그 상표면 12a이 〈100〉결정면을 따라 절단되어진 MOS기술에서 통상적인 단결정 실리콘 웨이퍼의 일부분이다.
기판 12의 일부가 되는 웨이퍼는 취급하기 편하도록 통상 584.2-660.4밀리미터(23∼26mils)두께로 만들어진다.
공정처리 되는 웨이퍼의 횡측칫수가 통상 웨이퍼가 이후에 하나 혹은 그 이상의 트랜지스터를 포함하는 다수의 칩으로 각각 절단되기에 충분히 크다. 그러나, 도면은 이들 각각의 하나씩을 포함하는 기판영역에 촛점을 맞춘다. 처리공정은 제 2a 도에 도시한 바와 같이 기판 12내에서 서로 거리를 두고 떨어진 도우너가 이온주입된(donor-implanted)표면영역 171,271 및 371을 제공함으로써 시작되며, 이들은 n형 웰을 형성하기 위해 사용될 것이다. 이를 위하여, 배리어(barrier) (약 550nm두께)가 되기에 충분한 두께를 갖는 옥사이드층이 첫째로 기판 12의 상표면 12a상에 열적산화공정에 의해 형성된다. 그후 사진식각기술을 이용함으로써 상기 옥사이드층이 패턴화되어 n형 웰이 형성된 실리콘 기판 12의 상표면 12a부분이 각각 노출된다. 그후 기판 12는 상기 노출된 실리콘영역에 보다 얇은 옥사이드층(예를 들어 50nm)을 형성하기 위한 공정이 실시된다. 이들 얇은 옥사이드층 영역은 우선 다음의 이온주입동안 이온주입을 크게 차단하지 않고 실리콘기판 12의 표면 12a를 보호하도록 하며, 반면 보다 두꺼운 층 영역은 상기 이온주입이 기판 12의 하부로 진행되는 것을 차단하기 위한 것이다. 그후 웨이퍼는 도우너 이온으로 이온주입되어 얇은 옥사이드영역 하부의 표면부에 이온주입영역을 선택적으로 형성한다.
전형적으로 상기 이온주입은 인(P)을 약 125KeV의 가속전압에서 4.51×1012이온/㎠의 주입량으로 이온주입시키는 것이다. 바람직하게는, 채널링(channeling)효과를 최소화시키기 위해 상기 이온주입은 공지의 방법으로 수직에서부터 각도를 두고 행해지는 것이 좋다.
그 결과가 제 2a 도에 도시되어 있으며, 이에 의하면 기판 12의 상표면이 두꺼운 옥사이층 영역 170a, 270a, 370a 및 470a 그리고 얇은 옥사이드층 영역 170b, 270b 및 370b 또한 각각 얇은 옥사이드층 영역 170b, 270b, 370b 밑의 도우너 이온주입영역 171, 271, 및 371을 포함한다. 화살표 72는 주입되어 있는 이온을 나타낸다.
또한, 본 발명과 동일자로 출원하는 명세서에 상세히 설명되어 있는 바와 같이, 수직형 n-p-n 바이폴라 트랜지스터가 별도의 부가적인 단계없이 공통기판내에 임의로 형성될 수가 있다.
이같은 경우, 기판내에는 도시된 3가지 n형 웰을 형성하는데 사용되는 것과 동일한 이온주입에 의해 제4n형 웰이 형성되는 것이다. 이 제4 웰은 수직형 n-p-n 트랜지스터의 콜렉터로서 작용하는 것이다. 다음에, 기판 12는 인(P)이온을 기판 12부내로 드라이브-인(drive in)시켜 n형 웰을 형성하도록 가열된다.
전형적인 가열조건은 1200℃에서 4시간 동안이다. 그후 기판 12는 기판의 상표면에 형성되어 있는 옥사이드층을 제거하도록 처리된다. 그 결과 산출되는 구조가 제 2b 도에 도시되어 있으며, 여기서 인(P)이 이온주입된 영역은 n형 웰 174, 274 및 374를 형성한다. 다음에, 제 2c 도에 도시한 바와 같이, 드라이브-인 후에 고압 PMOS 트랜지스터내에서 p형 드레인확장영역의 역활을 하며 n형 웰 174내에 선택적으로 포함되는 억셉터 이온주입영역 175가 형성된다. 이를 위하여, 전형적으로 50nm 두께를 갖는 옥사이드층 76이 기판 12의 상표면에 형성되고 상기 옥사이드층 76위에(도시되지 않은)포토레지스트가 도포된다. 그후, 포토레지스트는 영역 175가 형성되는 영역의 상기 옥사이드층 76을 노출하기 위해 패턴화되나, 다른 영역의 상기 옥사이드층 76은 억셉터 이온주입을 차단하기 위한 마스크로써 남아 있게 된다. 그후 영역 175를 형성하기 위해 붕소가 선택적으로 이온주입된다. 예를 들어, 붕소는 125KeV에서 1.5×1013이온/㎠의 주입량으로 이온주입된다. 이 선택에 의해, 이익적으로는, p형 드레인확장영역을 형성하기 위한 붕소의 드라이브-인은 지연될 수 있으며, 다음의 두꺼운 필드옥사이드 영역을 형성하는데 사용되는 열처리단계동안 이루어질 수 있도록 할 수도 있다. 더우기 만일 상기한 바와 같이 기판내에 수직형 n-p-n 트랜지스터가 형성된다면, 수직형 n-p-n 트랜지스터의 p형 베이스를 형성하는데 사용될 수 있는 제4의 n형 웰내의 붕소가 이온주입된 영역을 형성하도록 상기 붕소이온주입 단계가 또한 이용될 수도 있다.
여러가지의 두꺼운 필드옥사이드 영역을 제공하기 위하여, 요구되는 바와 같은 산화공정을 위한 마스크가 기판 12의 상표면 12a위에 먼저 형성된다. 이를 위하여, 약 200nm의 두께를 갖는 질화규소가 통상의 LPCVD 공정에 의해 얇은 옥사이드층 76상에 형성된다. 이 질화규소층은 그후 두꺼운 필드옥사이드 영역이 요구되는 영역의 질화규소층을 제거하기 위해 통상의 방법으로 사진식각법에 의해 패턴화되며, 질화실리콘으로 된 영역 178, 278, 378 및 478로 형성된 마스크가 제 2d 도에 나타난 바와 같이 남아있게 된다. 더우기, 두꺼운 필드옥사이드 영역 밑의 기판 12의 바람직하지 않은 표면 인버젼(inversion)을 방지하는 것이 이익적이다. 이를 위하여, 두꺼운 필드옥사이드영역 및 밑의 기판 12의 p형 표면 12a영역에 억셉터 이온을 선택적으로 이온주입하는 것이 일반적이다. 이를 위하여, 제 2d 도에 도시된 바와 같이 포토레지스트층이 질화실리콘 마스크위에 제공된 후 패턴화되어 마스크 80을 형성한다.
이 포토레지스트의 마스크 80은 어떠한 n형 웰내에 포함되어 있지도 않고 또한 질화실리콘으로 덮혀 있지도 않은 영역의 옥사이드층 표면을 노출시킨다. 그후 기판 12는 제 2d 도에서 화살표 81로 표시된 것과같이 35KeV의 가속전압에서 1.4×1013이온/㎠의 주입량으로 붕소가 이온주입된다.
이 낮은 가속전압에 의해 이온주입을 샐로우(shallow)이온주입이 되는 것이다. 여기서 도면을 간략하게 하기 위해 상기 이온주입은 단지 표면농도에만 영향을 마치고 기판 12의 표면에 도전형에 영향을 미치지 않으므로 기판 12의 구성에서 상기 이온주입을 반영하지 않았다.
상기 이온주입을 거친 후, 포토레지스트 마스크 80은, 기판 12의 표면 12a위의 패턴화된 질화실리콘 178, 278, 378을 노출시키기 위해 제거된다. 기판 12는 그후 1050℃의 온도에서 4시간동안 열처리되어 패턴화된 질화실리콘 178, 278, 378으로 보호되지 않은 표면 12a의 영역에 요구되는 필드옥사이드 영역이 두께(통상 약 850nm)로 형성된다. 이 열처리단계 역시 n형 웰 174내에 p형 확장웰 182(제 2e 도참조)를 형성하기 위하여 영역 175내에 이온주입된 붕소를 드라이브-인하는 역활을 한다. 다음에 기판 12의 상표면 12a는 두꺼운 필드옥사이드 영역을 제외하고는 모두 노출된다. 이를 위하여 필드옥사이드를 형성하는 동안 질화규소 마스크위에 형성된 옥사이드, 질화규소 및 상기 질화규소마스크 밑에 있는 얇은 산화물은 차례로 제거된다. 보다 두꺼운 필드옥사이드 영역은 이 단계에서 거의 영향을 받지 않는다. 그 결과물이 제 2e 도에 도시되어 있으며, 이에 의하면 p형 확장 웰 182가 n형 웰 174내에 포함되어 있으며, 여러가지 트랜지스터의 활성영역의 표면가장자리를 한정하기 위하여 기판의 표면상의 필요한 영역에 두꺼운 필드옥사이드 영역 84이 형성되고 또한 제 1a 및 1b 도에 도시된 LDD형의 트랜지스터내에 준-전계플레이트를 형성시키는데 사용되는 중간의 옥사이드 영역을 형성하기 위하여 기판의 표면상의 필요한 영역에 두꺼운 옥사이드 영역 198, 298이 형성됨을 볼 수 있다.
다음에 예를들어 약 40nm두께를 갖는 얇은 옥사이드층이 두꺼운 옥사이드 영역들 사이에 노출된 실리콘 기판 12의 표면영역상에서 형성된다. 그후 트랜지스터의 활성영역의 표면의 표면포텐셜을 설정하고 이같은 표면을 인핸스먼트(enhancement)형 트랜지스터 동작에 보다 잘 적용시키기 위하여 트랜지스터의 앞으로의 활성영역에 해당하는 기판의 영역에 저농도의 얕은(shallow) 붕소이온주입단계가 수행된다. 예시적인 주입량은 38KeV의 가속전압에서 1.35×1012이온/㎠이다.
상기 이온주입단계의 효과 역시, 이는 단지 표면농도에만 영향을 미치고 기판 12의 표면의 도전형에 영향을 미치지 않아 도면에 반영하지 않았다. 앞서 언급한 바와 같이, 본 발명의 바람직한 실시예에서는, 고압 트랜지스터에 저압트랜지스터보다 두꺼운 게이트옥사이드층이 제공된다. 이를 위하여, 마스킹에 유용한 포토레지스트층은 그후 기판 12의 상표면 12a 상에 도포되고, 상기 얇은 실리콘 옥사이드층을 노출시키기 위해 저압 PMOS와 NMOS트랜지스터의 활성영역의 표면적에 해당하는 영역에서 선택적으로 제거된다. 이 노출된 얇은 옥사이드층은 그후 전압트랜지스터의 활성영역의 표면에 해당하는 영역에서 선택적으로 제거된다. 그 결과가 2f 도에 도시되어 있으며, 이에 의하면 패턴화된 포토레지스터층 86이 고압 CMOS 트랜지스터를 수용할 기판 12의 영역을 마스크하고 이렇게하여 이들 고압 CMOS 트랜지스터의 활성영역에 걸쳐 앞서 형성되었던 얇은 옥사이드층 88을 보호하게 된다.
저압트랜지스터가 형성되어지는 표면영역에는 포토레지스터의 마스크가 없어 앞서 형성되었던 얇은 옥사이드층이 없게 되는 것이다. 이제 게이트옥사이드층의 형성이 완료될 수 있다. 이를 위하여, 남은 포토레지스트층 86이 제거된다. 그후 기판 12는 다시 저압트랜지스터가 형성되어지는 노출된 표면 12a 영역에 약 40nm 두께가 새로운 옥사이드층을 형성하고, 또한 고압트랜지스터가 형성되어지는 영역에 남아있었던 40nm두께의 옥사이드층 88을 두껍게 하기 위해, 고온의 산화분위기에 노출된다. 몇몇의 경우 임계전압(threshold voltage)조정을 위한 이온주입을 실시하는 동안 먼저 형성된 얇은 옥사이드층은 노출되어 붕소를 많이 포함하게 되므로, 대신 상기 얇은 옥사이드층이 패턴화되기 전에 얇은 옥사이층을 완전히 제거하는 것이 바람직할 수 있다.
상기 얇은 옥사이드층의 제거후, 기판 12상에는 깨끗한 옥사이드층이 얇게 형성된다. 이 깨끗한 옥사이드 층은 얇은 게이트옥사이드가 요구되는 곳에서 선택적으로 제거된다. 보다 얇은 게이트옥사이층이 요구되는 곳에 새로운 얇은 옥사이층을 형성하고, 보다 두꺼운 게이트옥사이층이 요구되는 곳에 남아있는 깨끗한 옥사이드층을 두껍게 하기 위하여 앞서에서와 같이 부가적인 산화단계가 사용된다.
제 2g 도에 도시한 바와 같이 그 결과 저압트랜지스터가 형성되는 표면상의 옥사이드층 389 및 789에서 보다, 고압트랜지스터가 형성되는 표면상의 옥사이드 189 및 289에서 보다 큰 두께가 형성된다.
다음에는 모든 트랜지스터의 게이트전극을 제공할 폴리실리콘층이 공지의 방법으로 12의 상표면상에 증착된다. 전형적으로 이는 약 350nm두께의 폴리실리콘층을 형성하기 위하여 저압 화학증착법을 이용한다. 이 폴리실리콘층은 일반적으로 고도전성이 되도록 도우프되며 이는 게이트전극으로서의 역활을 위해 필요한 것이다.
예시적으로, 이는 상기 폴리실리콘층이 증착된 후 인(P)으로서 폴리실리콘을 포화시키기 위한 공지의 방법으로 포스핀(phosphine)가스 분위기에서 기판 12를 가열함으로써 이루어진다.
게이트전극을 형성하기 위해 상기 폴리실리콘층을 패턴화하기 전에, 이는 드-글라즈(de-glazed)(도우핑단계동안 폴리실리콘층의 표면에 형성된 포스포실리게이트층을 에칭함)하는 것이 이익적이다. 폴리실리콘층을 패턴화하기 위하여, 전형적으로는 먼저 포토레지스트층으로 도포하며, 이 포토레지스트층은 여러가지 트랜지스터의 게이트전극이 형성되어지는 곳에 폴리실리콘을 마스크하기 위해 패턴화된다.
그후, 제 2h 도에 도시된 폴리실리콘 전극 196, 296, 396 및 496만을 남기기 위해 노출된 폴리실리콘이 제거된다.
다음에 예를 들어 소오스 및 드레인의 적절한 정합(alignment)을 확실히 하기 위해 폴리실리콘 전극을 마스크로써 이용하는 이온주입에 의해 4가지 형태의 트랜지스터의 소오스 및 드레인영역이 형성된다. 고농도로 도우프된 p형 소오스 및 드레인영역을 형성하기 전에 고농도로 도우프된 n형 소오스 및 드레인영역을 형성하는 것이 통상적이다.
그러나, 통상 계속되는 공정동안 폴리실리콘 전극들을 보호하기 위하여 상기 폴리실리콘 전극위에 일시적인 얇은 옥사이드층을 형성하는 것이 이익적이다. 그러나, 고농도로 도우프된 상기 영역들을 형성하기 위한 이온주입을 실시하기 이전에, 기판 12상에는 포토레지스트층이 제공되며, 이 포토레지스트층은 패턴화되어 NMOS 트랜지스터의 소오스 및 드레인으로서의 역할을 하는 고농도로 도우프된 n형 영역을 형성하기 위하여 도오너 이온으로 이온주입되어지는 기판 12의 영역을 노출된다.
예시적으로, 이들 고농도로 도우프된 n형 영역은 2중 이온주입에 의해 형성되는 바, 첫번째는 비소(As)가 100KeV가 가속전압에서 6.5×1015이온/㎠의 주입량으로, 그후 두번째는 인(P)이 70KeV의 가속전압에서 1×1014이온/㎠의 주입량으로 이루어진다. 이 이온주입후에 900℃에서 15분간 열처리(annealing)이 된다.
더우기, 만일 수직형 n-p-n 트랜지스터가 형성된다면, 수직형 n-p-n 트랜지스터의 에미터 및 콜렉터 접촉영역을 형성하는데 이 이온주입과정이 또한 사용된다.
다음에 PMOS 트랜지스터의 고농도로 도우프된 p형 소오스 및 드레인이 형성된다.
이를 위하여, 기판상에 포토레지스트층이 다시 형성되며 그후 억셉터이온의 이온주입에 의해 p형 소오스 및 드레인이 형성되어지는 영역을 노출시키기 위해 패턴화된다.
이를 형성하기 위하여, 예시적으로 기판은 70KeV의 가속전압에서 3×1015이온/㎠의 주입량으로 BF2로써 이온주입된다. 이온주입 후, 포토레지스트 마스크는 제거된다.
제 2i 도는 그 결과를 보여준다.
이는 공통기판내에 저전압 CMOS 소자와 고압 LDD형 CMOS 소자의 집적화를 제공하기 위한 기본구조를 나타낸다. 더우기, 이 붕소 이온주입단계는 또한 수직형 n-p-n 트랜지스터용 베이스접촉영역을 형성하는데 이용된다.
제 2i 도에 도시된 바와 같이, 고압 LDD형 PMOS 트랜지스터는 n형 웰 174내에 형성된다. 이는 내부에 p형 드레인 190이 형성된 p형 확장웰 182을 포함한다.
p형 소오스 192는 n형 웰 174내에 형성된다. 폴리실리콘 게이트전극 196은 비교적 두꺼운 게이트옥사이드층 189상에 형성되고 중간의 필드옥사이드영역 198상에 형성된다. 고압 LDD형 NMOS 트랜지스터는 p형 기판 12내에 형성되며 n형 소오스 292 및 n형 확장웰 274내에 포함된 n형 드레인 290을 포함한다.
폴리실리콘 게이트전극 296은 비교적 두꺼운 게이트옥사이드층 289상에 형성되고 또한 중간 필드옥사이드 영역 298상에 형성된다.
저압 PMOS 트랜지스터는 p형 소오스 390과 p형 드레인 392가 n형 웰 374내에 형성된다. 폴리실리콘 게이트 전극 396은 비교적 얇은 게이트옥사이드층 398상에 형성된다.
저압 NMOS 트랜지스터는 n형 소오스 491, n형 드레인 490가 p형 기판 12내에 형성된다. 폴리실리콘 게이트 496은 비교적 얇은 게이트옥사이드층 489상에 형성된다.
그러나, 시스템내에서의 사용을 위하여, 트랜지스터의 여러 전극에 저항성접촉(ohmic contacts)을 제공할 필요성이 남는다. 또한 기판 12의 표면을 페시베이트(passivate)하고 보호하기 위해 일반적으로 포함되는 여러가지 코팅층 및 개개의 트랜지스터를 집적회로내에 상호 연결시키기 위해 필요한 금속층을 제공하는 것이 남는다. 이 다음 공정을 위하여는 여러가지 공지의 기술이 사용가능하며 본 발명은 이같은 기술에 무관하게 적용된다. 그러나, 이 같은 후속공정의 예로서는 다음과 같은 공정을 들 수 있다.
예를 들어 약 500nm 두께를 갖는 포스포실리게이트 글래스층으로 기판을 도포한 후 공지의 방법으로 도포, 상기 포스포실리게이트 글래스의 밀도를 강화하기 위해 900℃에서 짧은 시간동안 가열한다.
금속접촉층을 증착시키기 전에, 여러가지 패턴화된 층이 서로 적층되어 있어 대체적으로 평탄하지 못한 표면을 평탄하게 하는 것이 좋다. 이익적으로, 이는 표면을 함몰부분(depression)이 채워지는 표면의 평탄화를 위해 기판 12상에 전형적으로 수백 나노메터의 두께를 갖는 포스포실리게이트 글래스층을 스핀온(spin-on) 코팅시킴으로서 이루어진다.
표면을 평탄하게 한 후 상기 포스포실리게이트 글래스의 밀도를 강화시키기 위하여 질소분위기에서 약 10분간 약 825℃로 열처리하는 것이 좋다.
그후 여러가지 트랜지스터의 소오스, 드레인 및 게이트전극에 낮은 저항값의 저항성 접촉을 부여할 수 있도록 이같은 접촉이 제공되는 상기 포스포실리게이트 글래스에 접촉개구부를 형성한다.
이를 위하여 스핀-온-글라스(spin-on-glass, sog)층은 상기 포스포실리케이트 글래스층을 통해 여러가지 소오스, 드레인 및 게이트전극에 접촉이 이루어지는 영역을 노출시키기 위해 그후에 패턴화되는 포토레지스트층으로 코팅한다.
이익적으로는, 접촉금속에 양호하게 채워지도록 경사진(tapered)측벽(sidewall)을 갖는 접촉개구부를 형성하기 위하여, 웨이퍼를 먼저 불화수소산 용액과 같은 등방성 습식 에칭제로서 처리한 후, 공지의 방법이 이방성 건식플라즈마 에칭하는 것이 좋다.
예시적으로는, 금속접촉은 우선 표면상에 알루미늄-구리-실리콘 합금으로 된(각각 98 : 2 : 1의 중량비가 좋다.) 약 600nm 두께의 층을 증착시킴으로써 이루어진다.
이 금속층은 그후 요구되는 접촉을 위해 필요하지 않은 영역의 금속층을 노출시키기 위해 패턴화되는 포토레지스트층으로 코팅된 후, 이 불필요한 금속을 적절한 기술로써 제거한다. 필요에 따라 트랜지스터의 여러가지 전극을 상호연결하고, 시스템으로 집적회로장치를 연결시키는 본딩패드(bonding pad)를 제공하기 위하여, 제2금속층을 제공하는 것이 일반적이다. 이를 위하여, 이미 증착된 제1금속층과 증착되는 제2금속층사이에 전기적 절연을 시키기 위하여, 전형적으로 약 800nm 두께를 갖는 실리콘 옥사이드층을 플라즈마 증착공장에 의해 기판 12의 표면상에 증착시킨다.
그 결과의 표면은 평탄하지 못하여 표면위에 약 500nm 두께를 갖는 유리층을 스핀닝(spinning)한 후 상기 유리층을 대부분 에칭함으로서, 전보다 보다 평탄하게 된다.
이 위에 전형적으로 플라즈마공정에 의해 약 400nm 두께의 이산화규소(SiO2)층을 증착시킨다.
또한, 제2금속층을 증착시키기 전에 제2금속층으로 접촉되어지는 제1금속층의 영역을 노출시키기 위해 다수의 층내에 악세스구역(access zones)을 증착된 다수의 층내에 형성한다.
이를 위하여 상표면은 포토레지스트로 된 마스킹층으로 도포되고, 이는 그후 증착층내에 형성되어질 악세스 구역에 개구부를 형성하기 위해 패턴화된다.
포토레지스트의 마스크내에 개구부가 형성된 후, 상응하는 개구부가 제2금속층과 접촉이 필요한 영역의 제1금속층을 노출하기 위해 스핀-온-글라스(sog)로 된 중간층 및 증착된 옥사이드층내에 형성된다.
그후 제2금속층의 증착이 이행되며, 이는 예를들어 제1금속층에 사용된 알루미늄-구리-실리콘 합금과 같은 것을 사용할 수 있다. 이 제2금속층은 그후 필요에 따라 적절히 패턴화된다. 그후 제2금속층을 보호하기 위해 웨이퍼 표면에 PECVD 공정에 의해 질화규소층을 증착시키는 것이 보통이다.
최종적으로 본딩패드가 제공될 영역에 제2금속층을 노출시킬 필요가 남는다. 이는 우선 표면위에 포토레지스트층을 도포시킨 후 본딩패드가 형성되는 영역의 제2금속층을 노출시키기 위해 패턴화함으로서 이루어진다.
마지막으로, 이는 금속을 페시베이트(passivate)시키기 위해 수소-아르곤 분위기에서 약 425℃로 약 1시간동안 기판 12을 열처리하는 것이 좋다.
상기한 바와 같은 본 발명의 상세한 설명은 단지 예시적인 것으로서 결코 본 발명의 범위를 한정하는 것은 아닌 것으로 해석되어야 한다.
예를들어 여러층 및 영역의 칫수의 차이는 있을 수 있으며, 또한 사용된 온도, 시간 및 가속전압뿐만 아니라 사용된 물질 및 주입량을 포함하여 여러단계별 파라메터에도 차이가 있을 수 있는 것이다. 기술된 공정은 PMOS 및 고압 NMOS 트랜지스터 각각에 의한 사용을 위해 n형 웰이 내부에 형성되는 p형 기판을 벌크(bulk)로 이용하였다.
반대로 NMOS 및 고압 PMOS 트랜지스터 각각에 의한 사용을 위해 p형 웰이 내부에 형성되는 n형 기판을 벌크로 사용될 수도 있는 것이다.
게다가 통상 웨이퍼는 결국 칩으로 절단(dice)되며, 이들 각각은 웨이퍼에 제조된 4가지 형태의 MOS 트랜지스터 각각중 하나 혹은 그 이상을 포함한다. 그러나, 몇몇 경우에 있어서, 웨이퍼를 예를들어 오직 2가지 고압형태를 포함하는 몇몇 칩으로 그리고 오직 저압형만을 포함하는 별도의 칩으로 절단한 후, 이들을 시스템에 사용하기 위해 공통의 인쇄회로기판에서 2가지 타입의 칩을 결합시키는 것도 바람직할 수 있는 것이다.

Claims (9)

  1. 제1도전형의 공통기판(12)에 상기 제1도전형 저압트랜지스터와, 상기 제1도전형과 반대되는 제2도전형의 저압트랜지스터와, 제1도전형 고압트랜지스터와, 제1도전형과 반대되는 제2도전형의 고압트랜지스터를 형성하되 제1,2도전형의 고압트랜지스터는 저농도로 도우프된 드레인(LDD)형의 트랜지스터이고 드레인 확장웰(182,274)을 포함하며, 상기 제1도전형의 고압트랜지스터의 제2도전형의 웰(174)에 형성되도록 하는 제조공정에 있어서, 제1도전형의 공통기판(12)내에 제1도전형의 고압 및 저압트랜지스터를 위한 저농도로 도우프된 제2도전형의 웰(174),(374)과, 제2도전형의 고압트랜지스터의 드레인확장영역으로서의 역활을 하기 위한 저농도로 도우프된 제2도전형의 웰(274)을 동시에 형성하는 단계와 ; 제2도전형의 상기 웰(174)내에 제1도전형의 고압트랜지스터의 드레인 확장영역으로서의 역활을 하기 위한 저농도로 도우프된 제1도전형의 웰(182)을 형성하는 단계 ; 제1,2도전형의 고압트랜지스터의 게이트옥사이드층(189)(289)과, 제1,2도전형의 저압트랜지스터의 게이트옥사이드층(389)(489)을 형성하는 단계 ; 상기 제2도전형 고압트랜지스터의 드레인으로서의 역활을 하기 위하여 상기 제도전형의 웰(274)내에 고농도로 도우프된 제2도전형의 표면영역(290)과, 상기 제2도전형 고압트랜지스터의 소오스로서의 역활을 하기 위하여 제1도전형 공통기판(12)내에 고농도로 도우프되는 제2도전형의 표면영역(292)과, 제2도전형 저압트랜지스터의 소오스 및 드레인으로서의 역활을 하기 위하여 제1도전형 공통기판(12)내에 고농도로 도우프되는 제2도전형의 표면영역(492),(490)을 동시에 형성하는 단계 ; 상기 제1도전형 고압트랜지스터의 드레인으로서의 역활을 하기 위해 상기 제1도전형의 웰(182)내에 고농도로 도우프된 제1도전형의 표면영역(190)과, 상기 제1도전형 고압트랜지스터의 소오스로서의 역활을 하기 위해 상기 제2도전형의 웰(174)내에 고농도로 도우프된 제1도전형의 표면영역(189)과, 상기 제1도전형의 저압트랜지스터의 소오스 및 드레인으로서의 역활을 하기 위해 제2도전형의 웰(374)내에 고농도로 도우프된 제1도전형의 표면영역(390)(392)을 동시에, 형성하는 단계 ; 및 제1,2도전형의 고압트랜지스터와 제1,2도전형의 저압트랜지스터에 폴리실리콘게이트 전극을 제공하는 단계 ; 를 포함하는 단일의 집적회로 칩에 고압 및 저압 CMOS 트랜지스터를 형성하는 공정.
  2. 제 1 항에 있어서, 제1,2 도전형의 고압트랜지스터 및 제1,2도전형의 저압트랜지스터의 게이트를 형성하기 위하여 옥사이드층(88)을 노출된 공통기판(12)의 표면상에 형성시키고, 상기 제1,2도전형의 저압트랜지스터의 게이트가 형성될 영역의 옥사이드층(88)을 선택적으로 제거시키며, 상기 옥사이드층(88)이 제거된 영역의 공통기판(12)의 표면상에 옥사이드층(389)(489)을 성장시키는 동안 제1,2도전형의 고압트랜지스터의 게이트가 형성될 영역의 상기 옥사이드층(88)을 보다 두꺼운 옥사이드층(189)(289)으로 재성장시킴으로서 제1,2도전형의 고압트랜지스터의 게이트옥사이드층을 제1,2도전형의 저압트랜지스터의 게이트옥사이드층의 두께보다 크게 하는 것을 특징으로 하는 단일의 집적회로 칩에 고압 및 저압 CMOS 트랜지스터를 형성하는 공정.
  3. 제 1 항에 있어서, 제1도전형의 공통기판(12)은 p형 도전형을 갖고 상기 p형 도전형을 갖는 형태의 고압 및 저압트랜지스터는 제2도전형의 n형의 웰(174,374)내에 각각 형성하며, n형 도전형의 고압트랜지스터의 n형 드레인 확장웰(274)을 상기 p형 도전형의 트랜지스터의 상기 n형 웰(174,374)을 형성하는 이온주입 및 드라이브-인(drive-in) 단계에 의해 형성되고, 상기 p형 도전형의 고압트랜지스터의 p형 확장웰(182)은 이후의 선택적인 이온주입 및 드라이브-인 단계에 의해 n형 웰(174)내에 형성되도록 한 것을 특징으로 하는 단일의 집적회로 칩에 고압 및 저압 CMOS 트랜지스터를 형성하는 공정.
  4. 제 1 항에 있어서, 제1도전형의 p형의 공통기판(12)에 저농도로 도우프된 드레인이 없는 NMOS와 PMOS 트랜지스터 및 저농도로 도우프된 드레인을 포함하는 NMOS와 PMOS 트랜지스터를 형성하는 단계는 단결정실리콘의 p형 공통기판(12)의 표면(12a)에서 떨어져 있는 제2도전형인 n형 웰(174,274,374)을 형성하되, 일부 n형 웰은 PMOS 트랜지스터를 형성하고, 다른 n형 웰은 저농도로 도우프된 드레인영역을 포함하는 NMOS 트랜지스터의 드레인 확장웰(274)을 형성하기 위하여 사용되는 n형 웰을 형성하는 단계와 ; 상기 저농도로 도오프된 드레인을 위한 드레인 확장웰을 형성시 사용하기 위하여 저농도로 도우프된 드레인을 갖는 PMOS 트랜지스터가 형성될 상기 복수 웰중 첫번째 n형 웰 그룹을 억셉터 이온으로 이온주입하는 단계 ; 상기 표면(12a)에 형성될 트랜지스터의 활성영역의 표면영역의 가장자리를 한정하고 저농도로 도우프된 드레인을 포함하는 P, N MOS 트랜지스터의 준전계판(quasi-field plate)을 지지하기 위해 상기 표면(12a)에 두꺼운 필드옥사이드 영역(84,198,298)을 형성함으로써 이온주입된 억셉터이온을 드라이브-인(drive-in)시켜 저농도로 도우프된 드레인을 포함하는 PMOS 트랜지스터의 저농도로 도우프된 드레인용의 p형 확장웰(182)을 형성하는 단계로 이루어진 것을 특징으로 하는 단일의 집적회로 칩에 고압 및 저압 CMOS 트랜지스터를 형성하는 공정.
  5. 제 4 항에 있어서, 저농도로 도우프된 드레인이 없는 PMOS 트랜지스터의 소오스(390)와 드레인(392)을 형성하기 위하여 상기 복수의 두번째 n형 웰(374) 그룹속에서 억셉터이온을 주입하는 동안, 저농도로 도우프된 드레인을 갖는 상기 PMOS 트랜지스터용의 고농도로 도우프된 드레인 영역을 형성하기 위한 상기 p형 확장웰(182)의 선택된 영역내에 억셉터 이온을 이온주입하는 단계를 포함하여 이루어진 것을 특징으로 하는 단일의 집적회로 칩에 고압 및 저압 CMOS 트랜지스터를 형성하는 공정.
  6. 제 4 항에 있어서, 저농도로 도우프된 드레인형 NMOS 트랜지스터의 고농도로 도우프된 n형 드레인(290)을 형성하기 위하여 n형 웰(274) 그룹의 선택된 영역과, 저농도로 도우프된 드레인이 없는 NMOS 트랜지스터의 소오스(492)와, 드레인(490)을 형성하기 위하여 p형 기판(12)의 선택된 영역에 도오너 이온을 주입하는 단계를 포함하여 이루어진 것을 특징으로 하는 단일의 집적회로 칩에 고압 및 저압 CMOS 트랜지스터를 형성하는 공정.
  7. 제 4 항에 있어서, 각각의 P, N MOS 트랜지스터에 폴리실리콘게이트(196, 296, 396, 496)를 제공하고 기판(12)에 형성된 트랜지스터의 소오스오 드레인 및 게이트에 분리된 접촉영역을 제공하는 단계를 포함하여 이루어진 것을 특징으로 하는 단일의 집적회로 칩에 고압 및 저압 CMOS 트랜지스터를 형성하는 공정.
  8. 제 1 항에 있어서, 제1도전형의 공통기판(12)에 저농도로 도우프된 드레인이 없거나 저농도로 도우프된 드레인을 포함하는 NMOS 트랜지스터의 저농도로 도우프된 드레인이 없거나 저농도로 도우프된 드레인을 포함하는 PMOS 트랜지스터를 형성하는 단계는 LDD형의 PMOS 트랜지스터를 형성하기 위한 첫번째 n형 웰(174) 그룹과, LDD형이 아닌 PMOS 트랜지스터를 형성하기 위한 두번째 n형 웰(374) 그룹과, LDD형 NMOS 트랜지스터의 드레인 확장영역을 형성하기 위한 세번째 n형 웰(274) 그룹을 p형 기판(12)에 공통공정으로 형성하는 단계와 ; LDD형 PMOS 트랜지스터의 드레인 확장영역을 형성하기 위하여 상기 각각의 첫번째 n형 웰(174)에 각 p형 웰(182)을 형성하는 단계와 ; 상기 첫번째 n형 웰그룹의 각 n형 웰(174)에 p형 소오스(192)를, 상기 p형 웰(182)에 p형 드레인(190)을, 상기 두번째 n형 웰그룹의 각 웰(374)에 p형 소오스(390)와 p형 드레인(392)을 공통공정으로 하는 단계와 ; 상기 세번째 n형 웰그룹의 각 웰(274)에 각 n형 드레인(290) 웰그룹의 각 n형 웰과, p형 기판(12)에 LDD형이 아닌 NMOS 트랜지스터의 소오스(492)와 드레인(490)으로 상호작용하기 위하여 위치된 n형 영역과, LDD형의 NMOS 트랜지스터를 형성하기 위하여 세번째 n형 웰그룹의 각 n형 드레인(290)과 상호 작용하는 소오스(292)로 사용하기 위하여 위치된 n형 영역을 공통으로 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 단일의 집적회로 칩에 고압 및 저압 CMOS 트랜지스터를 형성하는 공정.
  9. 제 1 항에 있어서, 제1도전형의 공통기판(12)에 LDD형의 저압 CMOS 트랜지스터와 고압 CMOS 트랜지스터를 포함하는 집적회로를 형성하는 단계는 p형 기판(12)의 표면(12a)에 비교적 두꺼운 영역(170a,270a,370a)과 비교적 얇은 영역(170b,270b,370b)을 갖는 불균일한 두께의 산화실리콘층을 형성하는 단계와 ; 두꺼운 산화실리콘층 영역(170a,270a,370a,470a)에 의해 실질적으로 차단되고 얇은 산화실리콘층 영역(170b,270b,370b) 하부에 있는 기판영역(171,271,371)에 이온주입되는 도우너 이온으로 p형 기판(12)에 조사하는 단계와 ; 기판(12)을 가열하여 주입된 도우너이온을 보다 깊게 드라이브 인(drive-in)시킴으로서 기판(12)에 n형 웰(174,274,374)을 형성하는 단계와 ; 두께가 불균일한 산화실리콘층을 제거하고 균일한 두께의 두번째 산화실리콘층(76)을 성장시키는 단계와 ; 공통기판(12)에 형성된 LDD형 고압 PMOS 트랜지스터의 저농도로 도우프된 드레인 확장영역으로 사용하기 위한 p형 웰(182)을 선택적으로 형성시킬 n형 웰(174) 윗쪽에 있게 되는 개구부를 포함하는 첫번째 마스킹층을 두번째 산화실리콘층의 표면에 형성하는 단계와 ; 억셉터 이온을 첫번째 마스킹층에 있는 상기 개구부를 통해 선택된 n형 웰(174)에 이온주입시키는 단계와 ; 트랜지스터들을 기판의 측면으로부터 서로 절연하고 고압트랜지스터에 준전계판(quasi-field plate)을 지지하기 위해 필드옥사이드 영역이 형성된 영역에 개구부가 형성되는 실리콘 질화막(178,278,378,478)의 층을 두번째 산화실리콘층의 표면층위에 증착시키는 단계와 ; n형 웰(174,274,374)이 형성된 곳을 제외한 영역에 개구부가 있게 되는 두번째 마스킹층(80)을 두번째 산화실리콘층의 표면위에 형성하는 단계와 ; n형 웰(174,274,374)위에 놓여 있지 않은 필드옥사이드 영역밑에 놓여질 전계주입을 제공하기 위하여 두번째 마스킹층(80)이나 실리콘질화막(278,478)에 의해 마스크되지 않은 공통기판(12)의 영역에 억셉터이온을 이온주입하는 단계와 ; 두번째 마스킹층(80)을 두번째 산화실리콘층의 표면으로부터 제거하는 단계와 ; 실리콘질화막의 개구부에서 노출되는 상기 기판(12)의 영역에 필드옥사이드영역(84,198,298)를 형성하고, p형 확장웰(182)를 고압 LDD형 PMOS트랜지스터가 형성되어지는 선택된 n-형 웰(174)내에 형성시키기 위하여 주입된 억셉터 이온을 드라이브-인 시키기 위해 상기 기판(12)을 열처리하는 단계와 ; 상기 실리콘질화막(178,278,378,478) 및 균일한 실리콘산화물층(76)을 필드옥사이드영역(84,198,298)을 제외하고 표면(12a)에서 제거하는 단계와 ; 필드옥사이드영역(84,198,298) 사이에서 노출된 기판(22)의 표면(12a)위에 첫번째 게이트옥사이드층(88)을 형성하는 단계와 ; 기판(12)의 표면포텐셜을 설정하기 위해 억셉터 이온으로 기판(12)의 표면(12a)를 조사하는 단계와 ; 저압 PMOS 및 NMOS 트랜지스터가 형성되는 영역에 개구부가 형성되는 세번째 마스킹층(86)을 기판(12)의 표면(12a)상에 형성하는 단계와 ; 상기 세번째 마스킹(86)으로 마스킹되지 않는 상기 첫번째 게이트옥사이드층을 제거하는 단계와 ; 상기 세번째 마스킹(86)을 제거하는 단계와 ; 저압트랜지스터의 활성영역의 표면에 두번째 게이트옥사이드층(389,489)를 형성하고, 고압트랜지스터의 활성영역의 표면에 첫번째 게이트옥사이드층(88)을 두껍게 한 게이트옥사이드층(189,289)를 형성하는 단계와 ; 상기 게이트옥사이드층(189,289,389,489)의 표면위에 폴리실리콘층을 증착하는 단계와 ; 전도도를 증가시키기 위해 증착된 상기 폴리실리콘층을 열적-도우핑(thermally-doping)하는 단계와, 트랜지스터에 대한 폴리실리콘 게이트전극(196,296,396,496)을 한정하기 위해 상기 폴리실리콘층을 패턴화하는 단계와 ; 상기 구조의 표면위에 네번재 마스킹층을 적층하는 단계와 ; NMOS 트랜지스터의 소오스(292,492) 및 드레인(290,490)이 형성되어지는 기판영역을 노출하기 위해 네번째 마스킹층을 패턴화하는 단계와 ; NMOS 트랜지스터의 소오스(292,492) 및 드레인(290,490)을 형성하기 위한 도오너이온을 이온주입하기 위해 기판을 조사하는 단계와 ; 상기 네번째 마스킹층을 제거하는 단계와 ; 상기 구조의 표면위에 다섯번째 마스킹층을 적층하는 단계와 ; PMOS 트랜지스터의 소오스(192,390) 및 드레인(190,392)가 형성되는 기판영역을 노출하기 위해 다섯번째 마스킹층을 패턴화하는 단계와 ; PMOS 트랜지스터의 소오스(192,392)를 형성하기 위한 억셉터이온을 주입하기 위해 표면을 조사하는 단계와 ; 상기 다섯번째 마스킹층을 제거하는 단계와 ; 및 트랜지스터의 소오스, 드레인 및 게이트전극에 대한 도전성 접촉을 형성하는 단계 ; 를 포함하여 이루어진 것을 특징으로 하는 단일의 집적회로 칩에 고압 및 저압 CMOS 트랜지스터를 형성하는 공정.
KR1019900003676A 1989-03-17 1990-03-17 단일의 집적회로칩에 고압 및 저압 cmos 트랜지스터를 형성하는 공정 KR930010121B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US324,869 1989-03-17
US07/324,869 US5047358A (en) 1989-03-17 1989-03-17 Process for forming high and low voltage CMOS transistors on a single integrated circuit chip

Publications (2)

Publication Number Publication Date
KR900015344A KR900015344A (ko) 1990-10-26
KR930010121B1 true KR930010121B1 (ko) 1993-10-14

Family

ID=23265446

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900003676A KR930010121B1 (ko) 1989-03-17 1990-03-17 단일의 집적회로칩에 고압 및 저압 cmos 트랜지스터를 형성하는 공정

Country Status (5)

Country Link
US (1) US5047358A (ko)
EP (1) EP0387999B1 (ko)
JP (1) JP2510751B2 (ko)
KR (1) KR930010121B1 (ko)
DE (1) DE69032735T2 (ko)

Families Citing this family (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5260226A (en) * 1987-07-10 1993-11-09 Kabushiki Kaisha Toshiba Semiconductor device having different impurity concentration wells
JP3017809B2 (ja) * 1991-01-09 2000-03-13 株式会社東芝 アナログ・デジタル混載半導体集積回路装置
JP3206026B2 (ja) * 1991-07-19 2001-09-04 富士電機株式会社 高電圧用ｍｉｓｆｅｔを備える半導体装置
US5759869A (en) * 1991-12-31 1998-06-02 Sgs-Thomson Microelectronics, Inc. Method to imporve metal step coverage by contact reflow
EP0562309B1 (en) * 1992-03-25 2002-06-12 Texas Instruments Incorporated Planar process using common alignment marks for well implants
US5242841A (en) * 1992-03-25 1993-09-07 Texas Instruments Incorporated Method of making LDMOS transistor with self-aligned source/backgate and photo-aligned gate
JPH05308128A (ja) * 1992-04-30 1993-11-19 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2861624B2 (ja) * 1992-05-13 1999-02-24 日本電気株式会社 半導体装置の製造方法
US5366916A (en) * 1993-02-04 1994-11-22 Delco Electronics Corporation Method of making a high voltage implanted channel device for VLSI and ULSI processes
US5424663A (en) * 1993-04-22 1995-06-13 North American Philips Corporation Integrated high voltage differential sensor using the inverse gain of high voltage transistors
US5468666A (en) * 1993-04-29 1995-11-21 Texas Instruments Incorporated Using a change in doping of poly gate to permit placing both high voltage and low voltage transistors on the same chip
US5376568A (en) * 1994-01-25 1994-12-27 United Microelectronics Corp. Method of fabricating high voltage complementary metal oxide semiconductor transistors
WO1995022174A1 (en) * 1994-02-15 1995-08-17 National Semiconductor Corporation High-voltage cmos transistors for a standard cmos process
US5475335A (en) * 1994-04-01 1995-12-12 National Semiconductor Corporation High voltage cascaded charge pump
US5498554A (en) * 1994-04-08 1996-03-12 Texas Instruments Incorporated Method of making extended drain resurf lateral DMOS devices
US5512495A (en) * 1994-04-08 1996-04-30 Texas Instruments Incorporated Method of manufacturing extended drain resurf lateral DMOS devices
US5620908A (en) * 1994-09-19 1997-04-15 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device comprising BiCMOS transistor
JP2746175B2 (ja) * 1995-02-28 1998-04-28 日本電気株式会社 高耐圧半導体装置
US5480830A (en) * 1995-04-04 1996-01-02 Taiwan Semiconductor Manufacturing Company Ltd. Method of making depleted gate transistor for high voltage operation
JP4775357B2 (ja) * 1995-04-12 2011-09-21 富士電機株式会社 高耐圧ｉｃ
US6475846B1 (en) * 1995-05-18 2002-11-05 Texas Instruments Incorporated Method of making floating-gate memory-cell array with digital logic transistors
US5494843A (en) * 1995-06-28 1996-02-27 Taiwan Semiconductor Manufacturing Co. Method for forming MOSFET devices
DE19526183C1 (de) * 1995-07-18 1996-09-12 Siemens Ag Verfahren zur Herstellung von mindestens zwei Transistoren in einem Halbleiterkörper
US5547894A (en) * 1995-12-21 1996-08-20 International Business Machines Corporation CMOS processing with low and high-current FETs
US5880502A (en) 1996-09-06 1999-03-09 Micron Display Technology, Inc. Low and high voltage CMOS devices and process for fabricating same
JPH10189762A (ja) * 1996-12-20 1998-07-21 Nec Corp 半導体装置およびその製造方法
KR100220252B1 (ko) * 1996-12-28 1999-09-15 김영환 반도체 소자의 제조방법
US5850628A (en) * 1997-01-30 1998-12-15 Hasbro, Inc. Speech and sound synthesizers with connected memories and outputs
JPH10223771A (ja) * 1997-02-12 1998-08-21 Yamaha Corp 半導体装置とその製造方法
US6133077A (en) * 1998-01-13 2000-10-17 Lsi Logic Corporation Formation of high-voltage and low-voltage devices on a semiconductor substrate
US5911104A (en) * 1998-02-20 1999-06-08 Texas Instruments Incorporated Integrated circuit combining high frequency bipolar and high power CMOS transistors
US6124157A (en) * 1998-03-20 2000-09-26 Cypress Semiconductor Corp. Integrated non-volatile and random access memory and method of forming the same
US6207991B1 (en) 1998-03-20 2001-03-27 Cypress Semiconductor Corp. Integrated non-volatile and CMOS memories having substantially the same thickness gates and methods of forming the same
US6093585A (en) * 1998-05-08 2000-07-25 Lsi Logic Corporation High voltage tolerant thin film transistor
US6277682B1 (en) * 1998-08-25 2001-08-21 Texas Instruments Incorporated Source drain implant process for mixed voltage CMOS devices
US6638856B1 (en) 1998-09-11 2003-10-28 Cypress Semiconductor Corporation Method of depositing metal onto a substrate
US6136656A (en) * 1998-10-22 2000-10-24 International Business Machines Corporation Method to create a depleted poly MOSFET
US5976922A (en) * 1998-11-27 1999-11-02 United Microelectronics Corp. Method for fabricating a high bias device compatible with a low bias device
US6165849A (en) * 1998-12-04 2000-12-26 Advanced Micro Devices, Inc. Method of manufacturing mosfet with differential gate oxide thickness on the same IC chip
EP1011137A1 (en) * 1998-12-16 2000-06-21 STMicroelectronics S.r.l. Method for integrating resistors and ESD self-protected transistors with memory matrix
US6524895B2 (en) 1998-12-25 2003-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6743679B2 (en) 1999-03-03 2004-06-01 Koninklijke Philips Electronics N.V. Integrated circuit devices with high and low voltage components and processes for manufacturing these devices
SE523899C2 (sv) * 1999-04-15 2004-06-01 Ericsson Telefon Ab L M Halvledaranordning
DE19928795C2 (de) * 1999-06-23 2001-09-13 Infineon Technologies Ag Kombinierte LV/HV-Technologie mit retrograd dotierter Drain-Extension für HV-Transistoren
EP1102319B1 (en) * 1999-11-19 2010-05-26 STMicroelectronics Srl Process for manufacturing electronic devices comprising high-voltage MOS and EEPROM transistors
US6262459B1 (en) * 2000-01-18 2001-07-17 United Microelectronics Corp. High-voltage device and method for manufacturing high-voltage device
US6660603B2 (en) * 2000-09-21 2003-12-09 Texas Instruments Incorporated Higher voltage drain extended MOS transistors with self-aligned channel and drain extensions
SE519382C2 (sv) * 2000-11-03 2003-02-25 Ericsson Telefon Ab L M Integrering av självinriktade MOS-högspänningskomponenter samt halvledarstruktur innefattande sådana
US6818494B1 (en) 2001-03-26 2004-11-16 Hewlett-Packard Development Company, L.P. LDMOS and CMOS integrated circuit and method of making
JP4811895B2 (ja) * 2001-05-02 2011-11-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US6731136B2 (en) 2001-11-01 2004-05-04 Hewlett-Packard Development Company, L.P. Differential CMOS logic with dynamic bias
US6835622B2 (en) * 2002-06-04 2004-12-28 Taiwan Semiconductor Manufacturing Co., Ltd Gate electrode doping method for forming semiconductor integrated circuit microelectronic fabrication with varying effective gate dielectric layer thicknesses
US7049659B2 (en) * 2003-09-10 2006-05-23 Silicon Intergrated Systems Corp. Method of manufacturing an ESD protection device with the same mask for both LDD and ESD implantation
JP4707947B2 (ja) * 2003-11-14 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置
US8253195B2 (en) 2004-01-29 2012-08-28 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US8212315B2 (en) 2004-01-29 2012-07-03 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US8212316B2 (en) 2004-01-29 2012-07-03 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US8253196B2 (en) 2004-01-29 2012-08-28 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US7230302B2 (en) * 2004-01-29 2007-06-12 Enpirion, Inc. Laterally diffused metal oxide semiconductor device and method of forming the same
US8212317B2 (en) 2004-01-29 2012-07-03 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US8253197B2 (en) 2004-01-29 2012-08-28 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US7176530B1 (en) 2004-03-17 2007-02-13 National Semiconductor Corporation Configuration and fabrication of semiconductor structure having n-channel channel-junction field-effect transistor
US7186606B2 (en) * 2004-08-23 2007-03-06 Enpirion, Inc. Method of forming an integrated circuit employable with a power converter
US7232733B2 (en) * 2004-08-23 2007-06-19 Enpirion, Inc. Method of forming an integrated circuit incorporating higher voltage devices and low voltage devices therein
US7190026B2 (en) * 2004-08-23 2007-03-13 Enpirion, Inc. Integrated circuit employable with a power converter
US7335948B2 (en) * 2004-08-23 2008-02-26 Enpirion, Inc. Integrated circuit incorporating higher voltage devices and low voltage devices therein
US7195981B2 (en) * 2004-08-23 2007-03-27 Enpirion, Inc. Method of forming an integrated circuit employable with a power converter
US7214985B2 (en) * 2004-08-23 2007-05-08 Enpirion, Inc. Integrated circuit incorporating higher voltage devices and low voltage devices therein
US7229886B2 (en) * 2004-08-23 2007-06-12 Enpirion, Inc. Method of forming an integrated circuit incorporating higher voltage devices and low voltage devices therein
US7491595B2 (en) 2005-07-06 2009-02-17 Hewlett-Packard Development Company, L.P. Creating high voltage FETs with low voltage process
US7781843B1 (en) 2007-01-11 2010-08-24 Hewlett-Packard Development Company, L.P. Integrating high-voltage CMOS devices with low-voltage CMOS
US8169081B1 (en) 2007-12-27 2012-05-01 Volterra Semiconductor Corporation Conductive routings in integrated circuits using under bump metallization
US8211774B2 (en) * 2009-09-18 2012-07-03 Vanguard International Semiconductor Corporation Method for forming semiconductor structure
CN103855134A (zh) 2012-11-30 2014-06-11 英力股份有限公司 包括耦合至解耦合器件的半导体器件的装置
US9123642B1 (en) 2013-07-22 2015-09-01 Cypress Semiconductor Corporation Method of forming drain extended MOS transistors for high voltage circuits
US10020739B2 (en) 2014-03-27 2018-07-10 Altera Corporation Integrated current replicator and method of operating the same
US9673192B1 (en) 2013-11-27 2017-06-06 Altera Corporation Semiconductor device including a resistor metallic layer and method of forming the same
US9536938B1 (en) 2013-11-27 2017-01-03 Altera Corporation Semiconductor device including a resistor metallic layer and method of forming the same
CN104835787A (zh) * 2014-02-08 2015-08-12 北大方正集团有限公司 双栅氧器件的制造方法和双栅氧器件
US10103627B2 (en) 2015-02-26 2018-10-16 Altera Corporation Packaged integrated circuit including a switch-mode regulator and method of forming the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3477097D1 (en) * 1984-03-21 1989-04-13 Siemens Ag Method of producing a highly integrated circuit of mos field-effect transistors
EP0160183A3 (en) * 1984-05-03 1986-12-03 Rockwell International Corporation High voltage mos field effect transistor
FR2571178B1 (fr) * 1984-09-28 1986-11-21 Thomson Csf Structure de circuit integre comportant des transistors cmos a tenue en tension elevee, et son procede de fabrication
JPS61174667A (ja) * 1985-01-29 1986-08-06 Nec Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
KR900015344A (ko) 1990-10-26
DE69032735T2 (de) 1999-04-01
DE69032735D1 (de) 1998-12-10
US5047358A (en) 1991-09-10
JP2510751B2 (ja) 1996-06-26
EP0387999B1 (en) 1998-11-04
JPH02284462A (ja) 1990-11-21
EP0387999A2 (en) 1990-09-19
EP0387999A3 (en) 1992-07-29

Similar Documents

Publication Publication Date Title
KR930010121B1 (ko) 단일의 집적회로칩에 고압 및 저압 cmos 트랜지스터를 형성하는 공정
KR930009030B1 (ko) 단일집적회로의 칩내에 수직형 바이폴라 트랜지스터와 고압 cmos트랜지스터를 형성하는 공정
US5606191A (en) Semiconductor device with lightly doped drain regions
US6362038B1 (en) Low and high voltage CMOS devices and process for fabricating same
US4078947A (en) Method for forming a narrow channel length MOS field effect transistor
US4422885A (en) Polysilicon-doped-first CMOS process
US6100561A (en) Method for forming LDD CMOS using double spacers and large-tilt-angle ion implantation
US4345366A (en) Self-aligned all-n+ polysilicon CMOS process
KR970703616A (ko) 바이폴라 트랜지스터 및 모스 트랜지스터를 구비한 반도체 장치의 제조 방법(method of manufacturing a semiconductor device with bicmos circuit)
JPS61179567A (ja) 自己整合積層ｃｍｏｓ構造の製造方法
JPH01101662A (ja) Ｃｍｏｓ集積回路デバイスの製造方法
US5413944A (en) Twin tub CMOS process
KR880002245A (ko) 공통 기판에 쌍극성 트랜지스터와 상보형 mos트랜지스터를 포함하는 집적회로 및 그 제조방법
US5242849A (en) Method for the fabrication of MOS devices
US4471523A (en) Self-aligned field implant for oxide-isolated CMOS FET
US4517731A (en) Double polysilicon process for fabricating CMOS integrated circuits
US4350991A (en) Narrow channel length MOS field effect transistor with field protection region for reduced source-to-substrate capacitance
KR950008257B1 (ko) 모스(mos) 트랜지스터 및 그 제조방법
KR100281397B1 (ko) 초박형 ｓｏｉ 정전기방전 보호 소자의 형성 방법
US5691224A (en) Method of making BiCMOS circuit
JPH023270A (ja) Ｈｃｔ半導体装置の製造方法
KR950002185B1 (ko) 얕은 접합 현상을 가진 반도체소자 및 그 제조방법
KR970003916B1 (ko) 소오스 및 드레인 깊이 확장부를 가진 반도체장치 및 그 제조 방법
JPH1131814A (ja) 半導体装置の製造方法
KR970005147B1 (ko) 반도체 장치의 얕은 접합 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19900317

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19900317

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19930322

Patent event code: PE09021S01D

G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

Comment text: Decision on Publication of Application

Patent event code: PG16051S01I

Patent event date: 19930920

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19940110

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19940125

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19940125

End annual number: 3

Start annual number: 1

PR1001 Payment of annual fee

Payment date: 19961001

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 19971013

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 19981013

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 19991013

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20001013

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20011012

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20021014

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20031015

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20041014

Start annual number: 12

End annual number: 12

FPAY Annual fee payment

Payment date: 20051011

Year of fee payment: 13

PR1001 Payment of annual fee

Payment date: 20051011

Start annual number: 13

End annual number: 13

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee