DE69032735T2

DE69032735T2 - Verfahren zum Herstellen von Hochspannungs- und Niederspannungs-CMOS-Transistoren in einem einzigen integrierten Schaltungs-Chip

Info

Publication number: DE69032735T2
Application number: DE69032735T
Authority: DE
Inventors: Walter Kirk Kokomo Indiana 46902 Kosiak; Jonathan Douglas Kokomo Indiana 46902 Mann; Jack Duana Kokomo Indiana 46902 Parrish; Paul Russell Iii Kokomo Indiana 46902 Rowlands; Douglas Robert Kokomo Indiana 46902 Schnabel
Original assignee: Delco Electronics LLC
Current assignee: Delphi Technologies Inc
Priority date: 1989-03-17
Filing date: 1990-02-09
Publication date: 1999-04-01
Anticipated expiration: 2010-02-10
Also published as: DE69032735D1; JP2510751B2; KR900015344A; KR930010121B1; EP0387999A3; EP0387999B1; JPH02284462A; US5047358A; EP0387999A2

Description

Gebiet der Erfindung

Diese Erfindung betrifft die Herstellung integrierter Schaltkreise aus komplementärem Metall-Oxid-Halbleiter (CMOS), wie sie beispielsweise in "Enhanced CMOS for Analog-Digital Power IC Applications" von G. M. Dolny et al. IEEE Transactions on Electron Devices, Bd. ED-33, Nr. 12, Seiten 1985-1991 (Dezember 1986) offenbart sind.

Verwandte Anmeldungen

Diese Patentanmeldung ist mit der anhängigen Patentanmeldung EP-A-0 388 000 verwandt, die der US-A-4 918 026 entspricht und mit "Process for Forming Vertical Bipolar Transistors and High Voltage CMOS in a Single Integrated Circuit Chip" betitelt ist, die gleichzeitig mit der vorliegenden europäischen Patentanmeldung eingereicht wurde.

Hintergrund der Erfindung

Bei elektronischen Anwendungen finden integrierte CMOS-Schaltkreise zunehmende Verwendung. Es gibt mindestens zwei wichtige Klassen von integrierten CMOS-Schaltkreisen, und zwar Niederspannungsschaltkreise, bei denen die Betriebsspannungen nicht größer als ungefähr sechs Volt sind, und Hochspannungsschaltkreise, bei denen die Betriebsspannungen über ungefähr dreißig Volt liegen. Außerdem ist ein wichtiger Unterschied bei den beiden Klassen, daß die höheren Betriebsspannungen erfordern, daß der Kanalbereich zwischen der Source und der Drain des MOS-Tran sistors für höhere Spannung in der Lage ist, dem stärkeren induzierten elektrischen Feld standzuhalten, ohne einen Lawinendurchbruch zu erfahren. Folglich haben die beiden Klassen im allgemeinen sowohl Unterschiede bei der Gestalt als auch Unterschiede bei Parametern mit sich gebracht. Derartige Unterschiede haben genug Unterschiede bei der Verarbeitung diktiert, so daß jede Klasse typischerweise vielmehr auf ihrem eigenen getrennten Chip als kombiniert mit der anderen Klasse in einem gemeinsamen Chip gebildet worden ist.
Jedoch ist es vorteilhaft, ein Verfahren zu besitzen, um beide Typen in einem gemeinsamen Chip oder monokristallinen Substrat zu bilden, und zu diesem Zweck sind Verfahren vorgeschlagen worden.
Jedoch sind derartige Verfahren im allgemeinen ziemlich komplex und erfordern eine beträchtliche Veränderung von eingeführten Verfahren. Es ist ein verbessertes Verfahren zum Bilden von sowohl Hochspannungs- CMOS- als auch Niederspannungs-CMOS-Vorrichtungen in einem gemeinsamen Chip erwünscht, das nur wenige Änderungen in einem eingeführten Verfahren zur Herstellung der üblicheren Niederspannungs- CMOS-Vorrichtungen mit sich bringt.
Eine favorisierte Gestalt zur Realisierung höherer Lawinendurchbruchspannungen für das Feld, das zwischen der Source und der Drain eines MOS-Transistors induziert wird, ist eine niedrig dotierte Drain-(LDD)- Struktur, bei welcher die Drain einen niedrig dotierten Erweiterungsabschnitt in der Mitte zwischen dem Kanalbereich und dem normalen hoch dotierten Drain-Abschnitt umfaßt.
Zusätzlich ist es in einem Hochspannungs-MOS-Transistor gewöhnlich vorteilhaft, ein Gate-Oxid einzuschließen, dessen Dicke, die typischerweise mindestens 65 nm (650 Angström) beträgt, dicker ist als diejenige, die normalerweise in einem Niederspannungs-MOS-Transistor verwendet wird, die typischerweise nicht größer als ungefähr 40 nm (400 Angström) ist. Eine derartige zusätzliche Dicke liefert eine Robustheit, die als zusätzliche Sicherheit gegenüber elektrischer Überbeanspruchung (eos) der Gate-Oxidschicht dient.
Die EP-A-0 179 693 beschreibt ein Verfahren zum Herstellen von MOS- Transistoren, bei dem p- Bereiche für die Fächer von n-leitenden Niederspannungstransistoren, p-Bereiche, die teilweise die Kanäle der n-leitenden Hochspannungstransistoren bilden und in die n-Source-Bereiche für die Transistoren eindiffundiert sind, und p-Bereiche für die Drains der p-leitenden Hochspannungstransistoren gleichzeitig in einem Substrat gebildet werden.
Die EP-A-0 157 926 beschreibt ein Verfahren zum Bilden eines hochintegrierten MOSFET-Schaltkreises.

Zusammenfassung der Erfindung

Ein Verfahren gemäß der vorliegenden Erfindung ist durch die in Anspruch 1 spezifizierten Merkmale gekennzeichnet.
Die vorliegende Erfindung ist auf ein Verfahren zum Vorsehen von so wohl Hochspannungs- als auch Niederspannungs-CMOS-Vorrichtungen in einem gemeinsamen Chip gerichtet, das im Grunde ein Hinzufügen eines einzigen Ionenimplantationsschrittes, etwas unkritische Maskierungs- und Maskenkonstruktionsänderungen zu einem eingeführten Verfahren für einen integrierten Niederspannungs-CMOS-Schaltkreis mit n-leitender Wanne umfaßt.
Insbesondere wird früh in diesem neuartigen Ver fahren die Maske, die charakteristischerweise bei dem normalen Donatorionen-Implantationsschritt zum Bilden von n-leitende Wannen für die p-Kanal-(PMOS)-Transistoren in einem p-leitenden Substrat verwendet wird, zusätzlich modifiziert, um n-leitende Erweiterungswannen für die Hochspannungs-n-Kanal-(NMOS)-Transistoren zu bilden. Zusätzlich umfaßt der neuartige Verfahren einen zusätzlichen Akzeptorionen-Implantationsschritt, um p-leitende Wannen zur Verwendung beim Herstellen des Hochspannungs- PMOS-Transistors zu bilden. Insbesondere gestatten die Parameter des Implantationsschrittes, der die p-leitende Erweiterungswanne bildet, daß der normale Feldoxidationsschritt verwendet wird, um die implantierten Ionen hineinzutreiben.
Außerdem wird bei einer bevorzugten Ausführungsform, um zusätzlich eine dickere Gate-Oxidschicht in jedem der Hochspannungstransistoren zu erlangen, bei einer Zwischenstufe in dem Verfahren eine Maske, die verwendet wird, um einen Oxidätzschritt zu lokalisieren, modifiziert, um das Oxid in dem aktiven Bereich jedes Hochspannungstransistors zu schützen, so daß schließlich die Gate-Oxidschicht jedes Hochspannungstransistors dicker als diejenige jedes Niederspannungstransistors ist. Die Erfindung wird aus der folgenden detaillierteren Beschreibung in Verbindung genommen mit den beigefügten Ansprüchen und mit den begleitenden Zeichnungen besser verständlich werden.

Kurze Beschreibung der Zeichnungen

Die Fig. 1A, 1B, 1C und 1D sind Querschnitte von bekannten Gestalten eines Hochspannungs-PMOS-Transistors, eines Hochspannungs-NMOS- Transistors, eines Niederspannungs-PMOS-Transistors bzw. eines Niederspannungs-NMOS-Transistors, die alle ein gemeinsames Substrat zur Verarbeitung gemaß der Erfindung in einem gemeinsamen Substrat teilen, und
die Fig. 2A, 2B, 2C, 2D, 2E, 2F, 2G, 2H und 21 sind Querschnitte eines Substrats bei ausgewählten Stadien, wie es gemäß einer veranschaulichenden Ausführungsform der vorliegenden Erfindung verarbeitet wird, um eine von jeder der vier in den Fig. 1A, 1B, 1C und 1D gezeigten Transistorgestalten einzuschließen.
Es ist anzumerken, daß die Zeichnungen nicht maßstäblich sind. Außerdem sind hoch dotierte Bereiche (Verunreinigungskonzentration von mindestens ungefähr 1 · 10¹&sup9; Verunreinigungen/cm³) durch ein Pluszeichen (z. B. n+) und niedrig dotierte Bereiche (Konzentrationen von nicht mehr als ungefähr 5 · 10¹&sup6; Verunreinigungen/cm³) durch ein Minuszeichen (z. B. p-) bezeichnet.

Detaillierte Beschreibung

In Fig. 1A ist eine bekannte Gestalt eines Hochspannungs-PMOS-Transistors 10 vom Typ mit niedrig dotierter Drain (LDD) gezeigt, der vollständig in einer niedrig dotierten, n-leitenden Wanne 11 eingeschlossen ist, die in einem niedrig dotierten, p-leitenden Substrat 12 gebildet ist. In die n-leitende Wanne 11 ist eine niedrig dotierte, p-leitende Wanne 14 eingefügt, die als die niedrig dotierte Drainerweiterung dient, die für einen LDD- PMOS-Transistor kennzeichnend ist. Ein hoch dotierter, p-leitender Bereich 16 in einer Wanne 14 dient als die normale Drain des Transistors. Ein hoch dotierter, p-leitender Bereich 18 in der Wanne 11 dient als die Source des Transistors.
Relativ dicke Feldoxidbereiche 20 an einer oberen Oberfläche 12a eines Substrates 12 legen die Enden des aktiven Oberflächenbereiches des Transistors 10 fest und dienen dazu, ihn von anderen Transistoren an der Oberfläche des Substrats 12 zu isolieren. Im allgemeinen bestehen derartige Bereiche vorwiegend aus Siliziumdioxid, jedoch werden sie üblicherweise als aus "Oxid" oder "Siliziumoxid" bestehend beschrieben und werden nachstehend so genannt. Außerdem sind andere bei dem Verfahren der Erfindung verwendete Schichten, die "Oxid"- oder "Siliziumoxid"- Schichten genannt werden, im allgemeinen auch Schichten, die vorwiegend aus Siliziumdioxid bestehen.
Ein Bereich 21 aus Dickfeldoxid ist ggf. auch über einem Zwischenbereich der p-Wanne 14 eingeschlossen. Eine relativ dünne Siliziumoxidschicht 22 dient als das Gate-Dielektrikum und erstreckt sich über der Oberfläche 12a von einer Kante der p-leitenden Source 18 zu dem Bereich 21 des Feldoxids. Eine Polysilizium-Gate-Elektrode 24 erstreckt sich über der Gate-Oxidschicht 22 und überlappt einen Abschnitt des Feldoxidbereiches 21. Es ist bekannt, daß eine derartige Überlappung gestattet, daß die Gate-Elektrode 24 auch als eine Quasi-Feld-Platte dient, um die Durchbrucheigenschaften des Transistors zu verbessern.
Bei einer typischen Ausführungsform, die derart konstruiert ist, daß sie eine Schwellenspannung von ungefähr -0,85 Volt und eine Lawinendurch bruchspannung von mindestens minus dreißig Volt aufweist, weist das Substrat 12 eine Durchschnittsakzeptorkonzentration von ungefähr 5 · 10¹&sup5; Verunreinigungen/cm³ auf, um einen spezifischen elektrischen Widerstand von ungefähr 18 Ohm-cm bereitzustellen, die Gate-Oxidschicht 22 ist ungefähr 65 nm (650 Angström) dick; der Kanal zwischen der p-Wanne 14 und der p-leitenden Source 18 ist ungefähr 4 Mikrometer lang; der Abschnitt der p-Wanne 14, der sich unter der Gate-Elektrode 22 erstreckt, bevor er beginnt, den Feldoxidbereich 21 zu überlappen, ist ungefähr 1 Mikrometer lang, und die Länge der Gate-Elektrodenüberlappung des Feldoxidbereiches 21 beträgt ungefähr 2 Mikrometer. Die Source und die Drain sind jeweils mit ungefähr 1 · 10¹&sup9; Verunreinigungen/cm³ dotiert und sind ungefähr 0,3 Mikrometer tief. Die n-Wanne 11 ist ungefähr 4 Mikrometer tief und weist eine Durchschnittskonzentration von ungefähr 1 · 10¹&sup6; Verunreinigungen/cm³ auf, und die p-Wanne 14 weist eine Durchschnittskonzentration von ungefähr 4 · 10¹&sup6; Verunreinigungen/cm³ auf und ist ungefähr 1 Mikrometer tief.
In Fig. 1B ist ein Hochspannungs-NMOS-Transistor 30 vom LDD-Typ gezeigt, der das p-leitende Substrat 12 umfaßt, in dem eine niedrig dotierte, n-leitende Wanne 32 gebildet ist, die dazu dient, die charakteristische niedrig dotierte Drain-Erweiterung vorzusehen. Darin ist eine normale, hoch dotierte, n-leitende Drain 34 gebildet. Der hoch dotierte, n-leitende Bereich 36 an der Oberfläche 12a in dem p-leitenden Substrat 12 dient als die Source. Dickfeldoxidbereiche 38 legen den aktiven Oberflächenbereich des Transistors 30 fest. Eine dünne Gate-Oxidschicht 40 liegt über der Oberfläche 12a und erstreckt sich zu einem dazwischenliegenden Dickfeldoxidbereich 39, der sich zwischen der Drain 34 und dem Ende der Gate-Oxidschicht 40 erstreckt. Eine Polysilizium-Gate-Elektrode 42 erstreckt sich über der Gate-Oxidschicht 40 und überlappt einen Dickfeld oxidabschnitt 39, wie bei dem LDD-PMOS-Transistor von Fig. 1A, um auch als eine Quasi-Feld-Platte zu dienen.
Um die Verarbeitung dieses LDD-NMOS-Transistors 30 mit der Verarbeitung des LDD-PMOS-Transistors 10 von Fig. 1A vereinbar zu machen, sind dieGrundparameter des Substrats 12, die Dicken der Gate-Oxidschichten 22 und 40 und die Dotierung und Tiefe der n-leitenden Wannen 11 und 32 in den beiden Transistoren gleich gestaltet. Zusätzlich sind in dem Transistor 30 die n-leitende Source 36 und Drain 34 zu einer Durchschnittskonzentration von 1 · 10²&sup0; Donatoren/cm³ dotiert und sind ungefähr 0,3 Mikrometer tief. Die Länge des Kanals zwischen der n-leitenden Source 36 und der-n-leitenden Erweiterungswanne 32 beträgt ungefähr 7 Mikrometer und die verschiedenen Abmessungen der Gate-Elektrodenüberlappungen sind gleich wie bei dem PMOS-Transistor 10. Bei dem Transistor 30 beträgt die Schwellenspannung ungefähr 1,4 Volt und die Lawinendurchbruchspannung beträgt mindestens 30 Volt.
In Fig. 1C ist ein herkömmlicher Niederspannungs-PMOS-Transistor 50 gezeigt, der wie zuvor das p-leitende Substrat 12 umfaßt, in dem eine niedrig dotierte, n-leitende Wanne 52 gebildet ist. Eine hoch dotierte, p- leitende Source 54 und Drain 55 sind voneinander innerhalb der n-leitenden Wanne 52 beabstandet. Eine Gate-Oxidschicht 57 und eine Polysilizium- Gate-Elektrode 58 liegen über dem Abschnitt der Oberfläche 12a, der zwischen der Source 54 und der Drain 55 liegt, in der Weise, die für einen PMOS-Transistor kennzeichnend ist. Dickfeldoxidbereiche 59 legen die Enden des aktiven Oberflächenbereiches des Transistors 50 fest.
Zur Vereinbarkeit der Verarbeitung ist die Dotierung der Source 54, der Dram 55, des Substrats 12 und der n-leitenden Wanne 52 gleich wie die jenige der entsprechenden Bestandteile des in Fig. 1A gezeigten LDD- PMOS-Transistors 10. Die Länge des Kanals zwischen der Source 54 und der Drain 55 beträgt auch ungefähr 1,5 Mikrometer, und die Dicke des Gate-Oxids in diesem Niederspannungstransistor beträgt ungefähr 40 nm (400 Angström), um eine Schwellenspannung von -0,75 Volt vorzusehen.
Die Lawinendurchbruchsspannung beträgt mindestens ungefähr -15 Volt. In Fig. 1D ist ein herkömmlicher Niederspannungs-NMOS-Transistor 60 gezeigt. Er ist, auch in dem niedrig dotierten, p-leitenden Substrat 12 gebildet und umfaßt eine hoch dotierte, n-leitende Source 62 und eine hoch dotierte, n-leitende Dram 64, die an der Oberfläche 12a voneinander beabstandet sind. Eine dünne Gate-Oxidschicht 65 und eine Polysilizium- Gate-Elektrode 66 liegen auf charakteristische Weise über dem Kanal zwischen der Source 62 und der Drain 64. Dickfeldoxidbereiche 68 legen die Enden des aktiven Oberflächenbereiches des Transistors 60 fest.
Zur Vereinbarkeit bei der Verarbeitung ist die Dotierung der Source 62, der Drain 64 und des Substrats 12 des Transistors 60 ähnlich wie diejenige, die Bestandteilen des in Fig. 1B gezeigten LDD-NMOS-Transistors entspricht, und die Gate-Oxidschicht 65 weist die Dicke der Gate-Oxidschicht 57 des in Fig. 1C gezeigten komplementären PMOS-Transistor 50 auf. Die Länge des Kanals des Transistors 60 beträgt 1,5 Mikrometer. Die Schwellenspannung und die Lawinendurchbruchspannung des Transistors 60 betragen +0,75 Volt bzw. + 10 Volt.
Wie es früher gezeigt wurde, ist die Erfindung vorwiegend ein Verfahren, um effizient die vier in den Fig. 1A, 1B, 1C und 1D gezeigten Gestalten von Transistoren in einem gemeinsamen Substrat zu bilden, so daß mehr individuelle Chips, die eine oder mehrere von jeder der vier Gestalten umfas sen, zur Verwendung in einem monolithischen integrierten Schaltkreis vorgesehen werden können. Nach dem Verarbeiten der vier Gestalten in einem gemeinsamen Substrat kann jedoch gegebenenfalls das Substrat auf eine Weise geschnitten werden, daß individuelle Chips vorgesehen werden, die weniger als alle vier Gestalten umfassen.
Typischerweise werden bei einem derartigen monolithischen integrierten Schaltkreis die Niederspannungstransistoren bei den logischen und dazwischenliegenden Stufen zur Signalverarbeitung verwendet, während die Hochspannungstransistoren bei Eingangs- und Ausgangsstufen eines integrierten Schaltkreises verwendet werden. Es wird erwartet, daß ein derartiger integrierter Schaltkreis insbesondere nützlich ist, um Vakuumfluoreszenzanzeigen oder automatische Datenbusse anzusteuern. Zusätzlich macht es ein derartiger integrierter Schaltkreis möglich, daß Logikpegel- Spannungsversorgungen von einem Ein-Chip-Spannungsreglerschaltkreis abgeleitet werden.
Natürlich können eine Vielzahl von anderen Funktionen vorteilhafterweise durch einen integrierten Schaltkreis vorgesehen werden, der sowohl Hochspannungs- als auch Niederspannungs-CMOS-Transistorpaare umfaßt.
Es ist nun geeignet, eine veranschaulichende Ausführungsform des Verfahrens der Erfindung zu beschreiben.
In Fig. 2A ist ein niedrig dotiertes, p-leitendes Substrat 12 gezeigt, bei dem einer von jedem der in den Fig. 1A, 1B, 1C und 1D gezeigten Transistoren gebildet werden soll. Das Substrat 12 ist ein Abschnitt eines monokristallinen Siliziumwafers, der derart geschnitten worden ist, daß seine obere Oberfläche 12a längs einer < 100> Kristallebene liegt, wie es bei der MOS- Technologie üblich ist. Der Wafer, von dem das Substrat 12 ein Teil ist, ist gerade dick genug hergestellt worden, so daß er geeignet gehandhabt werden kann, typischerweise zwischen 584,2 und 660,4 Mikrometer (23 und 26 Mil). Die Querabmessungen des Wafers, der verarbeitet wird, sind im allgemeinen groß genug, so daß der Wafer anschließend in eine Anzahl Chips geschnitten werden kann, die jeweils einen oder mehrere Transistoren der beschriebenen Sorte umfassen. Jedoch werden sich die Figuren auf einen Substratabschnitt fokussieren, der nur einen von jedem umfaßt.
Die Verarbeitung beginnt, indem mit Donatoren implantierte Oberflächenbereiche 171, 271 und 371, die voneinander beabstandet sind, in dem Substrat 12 vorgesehen werden, wie es in Fig. 2A gezeigt ist, die verwendet werden, um n-leitende Wannen zu bilden. Zu diesem Zweck wird zuerst eine Schicht aus Siliziumoxid thermisch auf der oberen Oberfläche 12a des Substrats 12 gebildet, die dick genug ist, so daß sie eine Barriere ist (die ungefähr 550 Nanometer dick ist). Dann wird unter Verwendung von Photolithographie diese Oxidschicht gemustert, um jeden dieser Abschnitte auf der oberen Oberfläche 12a des Siliziumsubstrats 12 bloßzulegen, bei dem eine n-leitende Wanne eingeschlossen werden soll. Dann wird das Substrat 12 behandelt, um eine Schicht aus einem dünneren Oxid (z. B. 50 Nanometer) über den bloßgelegten Siliziumabschnitten zu bilden. Diese dünnen Oxidsdhichtabschnitte sind vorwiegend dafür konstruiert, die Oberfläche 12a des Siliziumsubstrats 12 während der anschließenden Ionenimplantation zu schützen, ohne die Implantation wesentlich zu blockieren, während die dickeren Schichtabschnitte dafür vorgesehen sind, eine derartige Implantation in die darunterliegenden Bereiche des Substrates 12 hinein zu blockieren.
Der Wafer wird dann mit den Donatorionen implantiert, um mit Ionen implantierte Bereiche zu bilden, die sich bei Oberflächenabschnitten befinden, die unter den dünnen Oxidschichtabschnitten liegen. Typischerweise besteht die Implantation aus Phosphor bei einer Beschleunigungsspannung von ungefähr 125 KeV bis zu einer Dosierung von 4, 5 · 10¹² Ionen-cm&supmin;². Vorteilhafterweise wird die Implantation auf bekannte Weise unter einem Winkel zur Normalen vorgenommen, um Kanalbildungseffekte zu minimieren.
Das Ergebnis ist in Fig. 2A gezeigt, wobei die obere Oberfläche 12a des Substrats 12 Schichtabschnitte 170a, 270a, 370a und 470a aus dickem Oxid und Schichtabschnitte 170b, 270b und 370b aus dünnem Oxid und mit Donatoren implantierte Bereiche 171, 271 und 371 umfaßt, die unter den dünnen Oxidschichtabschnitten 170b, 270b bzw. 370b liegen. Die Pfeile 72 bezeichnen die Ionen, die implantiert werden.
Zusätzlich kann ggf. in dem gemeinsamen Substrat im wesentlichen ohne zusätzliche Schritte ein vertikaler n-p-n-Bipolartransistor gebildet werden, wie es vollständiger in der oben genannten verwandten europäischen Anmeldung diskutiert ist. In einem solchen Fall würde eine vierte n-leitende Wanne in dem Substrat durch die gleiche Implantation gebildet werden, die verwendet wird, um die drei gezeigten n-leitenden Wannen zu bilden. Diese vierte Wanne würde als der Kollektor des vertikalen n-p-n-Transistors dienen.
Als nächstes wird das Substrat 12 erwärmt, um die Phosphorionen tiefer in das Substrat 12 hineinzutreiben und in diesem n-leitende Wannen zu bilden. Typische Erwärmungsbedingungen sind 1200ºC für 4 Stunden. Dann wird das Substrat 12 behandelt, um die Oxidschichten auf der obe ren Oberfläche des Substrats zu beseitigen. Dort ergibt sich dann die in Fig. 2B gezeigte Struktur, bei der die mit Phosphor implantierten Bereiche die n-leitenden Wannen 174, 274 und 374 gebildet haben.
Wie es in Fig. 2C gezeigt ist, wird als nächstes ein mit Akzeptoren implantierter Bereich 175 gebildet, der selektiv in die n-Wanne 174 eingefügt ist und nach dem Eintreiben als die p-leitende Drain-Erweiterungswanne in dem Hochsparirlungs-PMOS-Transistor dient. Zu diesem Zweck wird eine schützende Oxidschicht 76, die typischerweise 50 Nanometer dick ist, auf der oberen Oberfläche des Substrats aufgewachsen, und eine Maskierungsschicht aus Photoresist (nicht gezeigt) darüber abgelagert. Der Photoresist wird dann gemustert, um die darunterliegende schützende Oxidschicht freizulegen, wo der Bereich 175 gebildet werden soll, jedoch wird sie woanders als eine Maske beibehalten, um die Akzeptorimplantation zu blockieren. Dann wird selektiv Bor implantiert, um den Bereich 175 zu bilden. Zur Veranschaulichung wird das Bor bei 120 KeV mit einer Dosierung von 1,5 · 10¹³ Ionen-cm&supmin;² implantiert. Durch diese Wahl kann vorteilhafterweise das Eintreiben des Bors, um die p-leitende Drain-Erweiterungswanne zu bilden, aufgeschoben werden, und so gestaltet werden, daß es während des Erwärmungsschrittes auftritt, der anschließend verwendet wird, um die Dickfeldoxidbereiche zu bilden.
Wenn ein vertikaler n-p-n-Transistor in dem Substrat gebildet werden soll, wie es oben erwähnt ist, wird außerdem der Borimplantationsschritt auch verwendet, um einen mit Bor implantierten Bereich in der vierten n-leitenden Wanne zu bilden, der verwendet werden kann, um die p-leitende Basis des vertikalen n-p-n-Transistors zu bilden.
Um die verschiedenen Dickfeldoxidbereiche vorzusehen, wird zuerst eine Maske über der oberen Oberfläche 12a des Substrats 12 gebildet, um die Oxidation wie gewünscht örtlich festzulegen.
Zu diesem Zweck wird eine Schicht, die zur Veranschaulichung aus Siliziumnitrid mit ungefähr 200 Nanometern Dicke besteht, über der dünnen Oxidschicht 76 durch den gewöhnlichen Low Pressure Chemical Vapor Deposition (LPCVD)-Prozeß gebildet. Diese Nitridschicht wird dann photolithographisch auf gewöhnliche Weise gemustert, um das Nitrid zu entfernen, wo Dickfeldoxidbereiche gewünscht sind, wobei die Maske zurückbleibt, die durch die Bereiche 178, 278, 378 und 478 aus Siliziumnitrid gebildet ist, die in Fig. 2D zu sehen sind.
Außerdem ist es gewöhnlich vorteilhaft, einen Schutz vor unerwünschten Oberflächeninversionseffekten in dem Substrat 12 unter den Dickfeldoxidbereichen vorzusehen. Zu diesem Zweck ist es die übliche Praxis, Akzeptorionen selektiv in den Abschnitten der p-leitenden Oberfläche 12a des Substrats 12 zu implantieren, die unter den Dickfeldoxidbereichen liegen. Zu diesem Zweck wird eine Schicht aus Photoresist, die dann gemustert wird, um die Maske 80 zu bilden, über der Siliziumnitridmaske vorgesehen, wie es in Fig. 2D zu sehen ist. Diese Maske 80 läßt freigelegte Oberflächenbereiche zurück, die weder innerhalb von irgendeiner der n-leitenden Wannen eingeschlossen noch mit Siliziumnitrid bedeckt sind. Das Substrat 12 wird dann mit Bor implantiert, was durch Pfeile 81 in Fig. 2D gekennzeichnet ist, zur Veranschaulichung mit einer Dosierung von 1,4 · 10¹³ Ionen-cm&supmin;² bei einer Beschleunigungsspannung von 35 KeV. Die niedrige Beschleunigungsspannung führt zu einem sehr flachen Implantat. Um die Zeichnung einfach zu halten, ist der Effekt dieser Implantation in der Zusammensetzung des Substrats 12 in Fig. 2D und den nachfol genden Figuren nicht wiedergegeben, weil nur die Verunreinigungskonzentration und nicht der Leitfähigkeitstyp des Substrats beeinflußt wird.
Nach diesem Implantationsschritt wird die Photoresistmaske 80 entfernt, um das gemusterte Siliziumnitrid 178, 278, 378 freizulegen, das über der Oberfläche 12a des Substrats 12 liegt. Das Substrat 12 wird dann auf eine Temperatur von 1050ºC für ungefähr 4 Stunden erwärmt, um die gewünschten Dickfeldoxidbereiche, die typischerweise ungefähr 850 Nanometer dick sind, über den Abschnitten der Oberfläche 12a zu bilden, die nicht durch das gemusterte Siliziumnitrid geschützt sind. Dieser Erwärmungsschritt dient auch dazu, das in den Bereich 175 implantierte Bor hineinzutreiben, um eine p-leitende Erweiterungswanne 182 (siehe Fig. 2E) in der n-leitenden Wanne 174 zu bilden.
Als nächstes wird die obere Oberfläche 12a des Substrats 12 bloßgelegt mit der Ausnahme der Dickfeldoxidbereiche. Zu diesem Zweck werden, gewöhnlich abwechselnd, das Oxid, das über der Siliziumnitridmaske während der Feldoxidation gebildet wird, die Siliziumnitridmaske und schließlich das dünne Oxid, das sich unter der Siliziumnitridmaske befand, entfernt. Die dickeren Feldoxidbereiche werden normalerweise von diesen Schritten wenig beeinflußt. Das Ergebnis ist in Fig. 2E zu sehen, wobei die p-leitende Erweiterungswanne 182 in die n-leitende Wanne 174 eingefügt ist und Dickoxidbereiche 84, wo sie benötigt werden, über der Oberfläche des Substrats gebildet zu sehen sind, um die Enden der aktiven Oberflächen der verschiedenen Transistoren festzulegen und um die dazwischenliegenden Oxidbereiche zu bilden, die verwendet werden, um die Quasi-Feld-Platten bei den LDD-Typen von Transistoren zu bilden, die in den Fig. 1A und 1B zu sehen sind.
Als nächstes wird eine dünne Schicht aus Oxid, die zur Veranschaulichung ungefähr 40 Nanometer dick ist, über den Abschnitten der Oberfläche des Siliziumsubstrats 12 aufgewachsen, die zwischen den Dickoxidbereichen 84 freigelegt sind. Diesem folgt dann vorteilhafterweise ein leichtes und flaches Implantat aus Borionen über den Bereichen des Substrats, die den zukünftigen aktiven Bereichen der Transistoren entsprechen, um das Oberflächenpotential der aktiven Oberflächen der Transistoren einzustellen und die Oberflächen besser an den Transistorbetrieb im Anreicherungsmodus anzupassen, der für Transistoren typisch ist, die durch das Verfahren der Erfindung gebildet werden. Eine veranschaulichende Dosierung beträgt 1,35 · 10¹² Ionen-cm&supmin;² bei einer Beschleunigungsspannung von 35 KeV. Der Effekt dieses Implantationsschrittes ist in den Figuren auch nicht wiedergegeben, weil er nur Oberflächenkonzentrationen und nicht den Oberflächenleitfähigkeitstyp des Substrats 12 beeinflußt.
Wie es früher erwähnt wurde, sind bei der bevorzugten Ausführungsform der Erfindung, die gerade beschrieben wird, die Hochspannungstransistoren vorteilhafterweise mit dickeren Gate-Oxidschichten als die Niederspannungstransistoren versehen. Zu diesem Zweck wird eine Schicht aus Photoresist, die zum Maskieren nützlich ist, dann über der oberen Oberfläche 12a des Substrates 12 abgelagert und selektiv von den Bereichen entfernt, die den aktiven Oberflächen der Niederspannungs-PMOS- und NMOS-Transistoren entsprechen, um die gerade gebildete dünne Siliziumoxidschicht über derartigen Flächen bloßzulegen. Diese bloßgelegte dünne Oxidschicht wird dann selektiv von den Bereichen entfernt, die den aktiven Oberflächen der Niederspannungstransistoren entsprechen.
Das Ergebnis ist in Fig. 2F gezeigt, wobei eine gemusterte Photoresistschicht 86 den Abschnitt des Substrats 12 maskiert, der die Hochspan nungs-CMOS-Transistoren beherbergen wird und daher die dünne Oxidschicht 88 geschützt hat, die früher über den aktiven Bereichen dieser Transistoren gebildet wurde. Über den Oberflächenbereichen, bei denen die Niederspannungstransistoren gebildet werden sollen, gibt es keine Photoresistmaske, und die früher gebildete dünne Oxidschicht ist nun nicht vorhanden.
Nun kann die Bildung der Gate-Oxidschichten abgeschlossen werden. Zu diesem Zweck wird der Rest der Photoresistschicht 86 entfernt. Dann wird das Substrat 12 wieder einer oxidierenden Umgebungsatmosphäre bei einer erhöhten Temperatur ausgesetzt, um eine frische Oxidschicht ungefähr 40 Nanometer dick über den bloßgelegten Oberflächen 12a aufzuwachsen, bei denen die Niederspannungstransistoren gebildet werden sollen, und auch um die bereits existierende 40 Nanometer dicke Oxidschicht 88 zu verdicken, die zurückbleibt, wo die Hochspannungstransistoren gebildet werden sollen.
Weil die zuerst gebildete dünne Oxidschicht während der Schwellenimplantation freigelegt wurde und so borreich ist, kann es in manchen Fällen vorzuziehen sein, statt dessen die dünne Oxidschicht vollständig zU entfernen, bevor sie gemustert wird. Nach ihrem Entfernen wird eine saubere dünne Oxidschicht über dem Substrat 12 aufgewachsen. Diese saubere Oxidschicht wird selektiv entfernt, wo ein dünnes Gate-Oxid erwünscht ist. Dann wird wie zuvor der zusätzliche Oxidationsschritt verwendet, um eine neue dünne Oxidschicht aufzuwachsen, wo die dünnere Gate-Oxidschicht erwünscht ist, und um die saubere Oxidschicht zu verdicken, die verbleibt, wo die dünnere Gate-Oxidschicht erwünscht ist.
Wie es in Fig. 2G gezeigt ist, ergibt sich nun die gewünschte größere Dicke in den Oxidschichten 189 und 289 über der Oberfläche, bei der die Hochspannungstransistoren gebildet werden sollen, als in den Oxidschichten 389 und 489 über den Oberflächen, bei denen die Niederspannungstransistoren gebildet werden sollen.
Als nächstes wird eine Polysiliziumschicht, welche die Gate-Elektroden für alle Transistoren bereitstellen wird, über der oberen Oberfläche des Substrats 12 auf irgendeinem der bekannten Wege abgelagert. Typischerweise umfaßt dies Low Pressure Chemical Vapor Deposition, um eine Polysiliziumschicht ungefähr 350 Nanometer dick zu bilden.
Die Polysiliziumschicht ist im allgemeinen dotiert, um sie hoch leitfähig zu gestalten, wie es für ihre Rolle als die Gate-Elektrode erwünscht ist. Zur Veranschaulichung wird dies vorgenommen, indem das Substrat 12, nachdem die Schicht abgelagert worden ist, in einer Umgebungsatmosphäre aus Phosphingas auf bekannte Weise erwärmt wird, um das Polysilizium mit Phosphor zu sättigen. Bevor die Polysiliziumschicht gemustert wird, um die Gate-Elektroden festzulegen, wird sie vorteilhafterweise deglasiert (die Phosphosilikatschicht, die auf ihrer Oberfläche während des Dotierschrittes gebildet wurde, wird weggeätzt).
Um die Polysiliziumschicht zu mustern, wird sie typischerweise zuerst mit einer Schicht aus Photoresist beschichtet und diese Photoresistschicht wird gemustert, um das Polysilizium zu maskieren, wo die Gate-Elektroden der verschiedenen Transistoren gebildet werden sollen. Dann wird das freigelegte Polysilizium entfernt, um nur die Polysiliziumelektroden 196, 296, 396 und 496 beizubehalten, die in Fig. 2H zu sehen sind.
Als nächstes werden die Source- und Drain-Bereiche der vier Transistorgestalten gebildet, und zwar zur Veranschaulichung durch Ionenimplantation unter Verwendung der Polysiliziumelektroden als Masken, um eine richtige Ausrichtung der Source und Drains sicherzustellen.
Es ist üblich, die hoch dotierten, n-leitenden Source- und Drain-Bereiche vor den hoch dotierten, p-leitenden Source- und Drain-Bereichen zu bilden. Jedoch ist es gewöhnlich vorteilhaft, eine temporäre, dünne Schicht aus Oxid über den Polysiliziumelektroden zu bilden, um diese während der anschließenden Verarbeitung zu schützen.
Jedoch wird vor der Implantation zur Bildung dieser hoch dotierten Bereiche eine Schicht aus Photoresist über dem Substrat 12 vorgesehen, und diese Photoresistschicht wird gemustert, um Flächen zu öffnen, bei denen das Substrat 12 mit Donatorionen implantiert werden soll, um die hoch dotierten, n-leitenden Bereiche zu bilden, die als die Source und Drains der NMOS-Transistoren dienen.
Zur Veranschaulichung sind diese hoch dotierten, n-leitenden Bereiche durch eine doppelte Implantation gebildet, und zwar zuerst mit Arsen mit einer Dosierung von 6,5 · 10¹&sup5; Ionen-cm&supmin;² bei einer Beschleunigungsspannung von 100 KeV, und darin mit Phosphor mit einer Dosierung von 1 · 10¹&sup4; Ionen-cm² bei einer Beschleunigungsspannung von 70 KeV. Dieser Implantation folgt eine 15-minütige Wärmebehandlung bei 900ºC. Wenn eine vertikale n-p-n gebildet werden soll, wird diese Implantationsabfolge auch verwendet, um den Emitter- und einen Kollektor-Kontaktbereich des vertikalen n-p-n-Transistors zu bilden.
Als nächstes werden die hoch dotierten, p-leitenden Sourcen und Drains der PMOS-Transistoren gebildet. Zu diesem Zweck wird die Photoresistmaskierungsschicht entfernt, und es wird wieder eine Schicht aus Photoresist über dem Substrat gebildet und dann gemustert, um Bereiche freizulegen, bei denen die p-leitenden Sourcen und Drains durch Implantation von Akzeptorionen gebildet werden sollen. Um diese zu bilden, wird zur Veranschaulichung das Substrat mit Borfluorid (BF2) mit einer Dosierung von 3 · 10¹&sup5; Ionen-cm&supmin;² bei einer Beschleunigungsspannung von 70 KeV implantiert. Nach der Implantation wird die Photoresistmaske entfernt.
Fig. 21 zeigt das daraus resultierende. Dieses stellt die Grundstruktur dar, die notwendig ist, um die gewünschte Integration von Niederspannungs- CMOS-Vorrichtungen und Hochspannungs-LDD-CMOS-Vorrichtungen in einem gemeinsamen Substrat vorzusehen.
Außerdem würde dieser Borimplantationsschritt auch verwendet werden, um einen Basiskontaktbereich für einen vertikalen n-p-n-Transistor zu bilden.
Wie es in Fig. 21 zu sehen ist, ist ein Hochspannungs-LDD-PMOS-Transistor in der n-leitenden Wanne 174 gebildet. Er umfaßt die p-leitende Erweiterungswanne 182, in der eine p-leitende Drain 190 gebildet ist. Eine p-leitende Source 192 ist in der n-leitenden Wanne 174 gebildet. Die Polysilizium-Gate-Elektrode 196 liegt über der relativ dicken Oxid-Gate- Schicht 189 und überlappt den dazwischenliegenden Feldoxidbereich 198. Ein Hochspannungs-LDD-NMOS-Transistor ist in dem p-leitenden Substrat 12 gebildet und umfaßt eine n-leitende Source 292 und eine n-leitende Drain 290, die in der n-leitenden Erweiterungswanne 274 eingeschlossen sind. Die Polysilizium-Gate-Elektrode 296 liegt über der relativ dicken Gate-Oxidschicht 289 und überlappt auch einen dazwischenliegenden Feldoxidbereich 298.
Ein Niederspannungs-PMOS-Transistor ist in der n-leitenden Wanne 374 durch eine p-leitende Source 390 und eine p-leitende Drain 392 gebildet. Die Polysilizium-Gate-Elektrode 396 liegt über der relativ dünnen Gate- Oxidschicht 389.
Ein Niederspannungs-NMOS-Transistor ist in dem p-leitenden Substrat 12 durch eine n-leitende Source 492 und eine n-leitende Drain 490 und das Polysilizium-Gate 496 gebildet, das über der relativ dünnen Gate-Oxidschicht 489 liegt.
Jedoch verbleibt zur Verwendung in einem System die Notwendigkeit, ohmsche Kontakte mit den verschiedenen Elektroden der Transistoren bereitzustellen. Ebenso verbleibt, daß die verschiedenen Beschichtungen vorgesehen werden, die im allgemeinen eingeschlossen sind, um die Oberflächen des Substrats 12 zu passivieren und zu schützen, und daß die Metallniveaus vorgesehen werden, die notwendig sind, um die einzelnen Transistoren zu einer integrierten Schaltung zusammenzuschalten.
Es sind verschiedene bekannte Techniken verfügbar, um diese weiter zu verarbeiten, und die Erfindung ist nicht von irgendeiner besonderen derartigen Technik abhängig.
Jedoch ist ein veranschaulichendes Beispiel einer derartigen weiteren Verarbeitung wie folgt.
Wenn weiter fortgeschritten wird, wird das Substrat mit einer Schicht aus Phosphosilikatglas beschichtet, die zur Veranschaulichung ungefähr 500 Nanometer dick ist, gefolgt von einem kurzen Erwärmungszyklus auf 900ºC zur Verdichtung des abgelagerten Glases auf bekannte Weise. Vor dem Ablagern einer Metallkontaktschicht ist es vorteilhaft, zuerst die Oberfläche zu glätten, die im wesentlichen uneben geworden ist, weil die verschiedenen gemusterten Schichten darüber gestapelt worden sind. Vorteilhafterweise wird dies vorgenommen, indem über dem Substrat 12 eine Glasschicht typischerweise einige hundert Nanometer dick aufgeschleudert wird, um dessen Oberfläche durch Füllen jeglicher Vertiefungen an der Oberfläche zu glätten. Vorteilhafterweise folgt diesem eine Erwärmung auf ungefähr 825ºC für ungefähr zehn Minuten in Stickstoff, um das aufgeschleuderte Glas zu verdichten.
Um zu gestatten, daß dann ohmsche Kontakte mit niedrigem Widerstand zu den Sourcen, Drains und Gate-Elektroden der verschiedenen Transistoren vorgesehen werden, werden dann Kontaktöffnungen in den Glasbeschichtungen gebildet, wo derartige Kontakte vorgesehen sein sollen.
Zu diesem Zweck wird die aufgeschleuderte Glasschicht (spin-on-glass (sog) layer) mit einer Photoresistschicht beschichtet, die dann gemustert wird, um Bereiche freizulegen, bei denen Kontakte zu den verschiedenen Sourcen, Drains und Gate-Elektroden durch die Glasschichten gebildet werden sollen.
Um gut definierte Kontaktöffnungen mit abgeschrägten Seitenwänden zu bilden und somit eine gute Füllung durch das Kontaktmetall zu vereinfachen, wird vorteilhafterweise der Wafer zuerst mit einem isotropen Naß ätzmittel, wie wäßrige Fluorwasserstoffsäure, behandelt, und diesem folgt auf bekannte Weise ein anisotropes Trockenplasmaätzen.
Zur Veranschaulichung werden die Metallkontakte gebildet, indem zuerst über der Oberfläche eine 600 Nanometer dicke Schicht aus einer Aluminium-Kupfer-Silizium-Legierung abgelagert wird (vorteilhafterweise ungefähr 98 Gewichtsteile Aluminium, 1 Gewichtsteil Kupfer, 1 Gewichtsteil Silizium). Diese Metallschicht wird dann mit einer Photoresistschicht beschichtet, die auf bekannte Weise gemustert wird, um die Metallschicht freizulegen, wo sie nicht für die gewünschten Kontakte notwendig ist, und dieses unnötige Metall wird dann durch eine geeignete Technik angemessen entfernt.
Es ist auch üblich, ein zweites Metallniveau vorzusehen, um die verschiedenen Elektroden der Transistoren wie gewünscht zusammenzuschalten, und um Bondingflächen vorzusehen, durch welche die integrierte Schaltkreisvorrichtung zu einem System zusammengeschaltet werden kann. Um eine elektrische Isolation zwischen dem ersten Metallniveau, das bereits abgelagert worden ist, und einem zweiten Metallniveau, das abgelagert werden soll, vorzusehen, wird zu diesem Zweck eine Schicht aus Siliziumoxid typischerweise ungefähr 800 Nanometer dick über der Oberfläche des Substrats 12 zur Veranschaulichung durch einen Plasmadeposition- Prozeß abgelagert. Die resultierende Oberfläche, die leicht uneben wird, wird wie zuvor ebener gemacht, indem eine Glasschicht ungefähr 500 Nanometer dick auf die Oberfläche aufgeschleudert wird, und dann das meiste von ihr zurückgeätzt wird, so daß eine im wesentlichen ebene Oberfläche zurückbleibt. Über diese wird weiter typischerweise durch einen Plasmaprozeß eine andere Schicht aus Siliziumdioxid ungefähr 400 Nanometer dick abgelagert.
Wieder werden vor der Ablagerung des zweiten Metallniveaus Zugangszonen in den verschiedenen abgelagerten Schichten gebildet, um Abschnitte des ersten Metallniveaus freizulegen, die von dem zweiten Metallniveau kontaktiert werden sollen. Zu diesem Zweck wird die obere Oberfläche wieder mit einer Maskierungsschicht aus Photoresist bedeckt, die dann gemustert wird, um Öffnungen zu bilden, wo Zugangszonen in den abgelagerten Schichten gebildet werden sollen. Nachdem die Öffnungen in der Maske gebildet worden sind, werden entsprechende Öffnungen in den Schichten des abgelagerten Oxids und in der dazwischenliegenden Schicht des aufgeschleuderten Glases gebildet, um das erste Metallniveau freizulegen, wo ein Kontakt zu einem zweiten Niveau erwünscht ist.
Diesem folgt eine Ablagerung des zweiten Metallniveaus, das zur Veranschaulichung die gleiche Aluminium-Kupfer-Silizium-Legierung sein kann, die für das erste Metallniveau verwendet wird. Dieses zweite Metallniveau wird dann wie gewünscht geeignet gemustert.
Dann ist es typisch, eine Schicht aus Siliziumnitrid im allgemeinen durch Plasma-Enhanced Chemical Vapor Deposition (PECVD) über der Oberfläche des Wafers abzulagern, um das zweite Metallniveau zu schützen.
Letztendlich verbleibt die Notwendigkeit, das zweite Metallniveau bloßzulegen, wo Bondingflächen vorgesehen werden sollen. Dies wird typischerweise vorgenommen, indem zuerst eine Photoresistschicht über der Oberfläche abgelagert wird, die dann gemustert wird, um Bereiche des zweiten Niveaus freizulegen, bei denen die Bondingflächen gebildet werden sollen.
Schließlich ist es gewöhnlich vorteilhaft, das Substrat 12 auf ungefähr 425ºC für ungefähr eine Stunde in einer Wasserstoff Argon-Atmosphäre zu erwärmen, um die Metalle zu passivieren.
Es ist zu verstehen, daß das spezifische beschriebene Verfahren lediglich zur Veranschaulichung der allgemeinen Prinzipien der Erfindung dient und daß verschiedene Änderungen vorgenommen werden können, ohne vom Schutzbereich der Erfindung, wie er beansprucht ist, abzuweichen. Beispielsweise kann es Unterschiede bei den Abmessungen der verschiedenen beschriebenen Schichten und Bereiche geben. Zusätzlich kann es Unterschiede bei den Parametern der verschiedenen eingeschlossenen Schritte geben, die Unterschiede bei den angewandten Materialien und Dosierungen sowie angewandten Temperaturen, Zeiten und Beschleunigungsspannungen umfassen. Außerdem kann in manchen Fällen offensichtlich die besondere Reihenfolge der Schritte verändert werden, ohne den beanspruchten Schutzbereich der Erfindung zu beeinflussen.
Das spezifische beschriebene Verfahren umfaßte ein p-leitendes Substrat als das Volumen in dem eine n-leitende Wanne zur Verwendung von jedem der PMOS- und Hochspannungs-NMOS-Transistoren gebildet wurde. Alternativ kann ein n-leitendes Substrat als das Volumen verwendet und eine separate p-leitende Wahne darin zur Verwendung von jedem der NMOS- und Hochspannungs-PMOS-Transistoren gebildet werden. Dies würde eine entsprechende Einstellung bei dem Rest der Verarbeitung benötigen.
Außerdem wird der Wafer normalerweise schließlich in Chips geschnitten, von denen jeder eine oder mehrere von jeder der vier unterschiedlichen Gestalten von MOS-Transistoren umfaßt, die in dem Wafer hergestellt wurden. Jedoch kann es sich in manchen Fällen als erwünscht erweisen, den Wafer beispielsweise in einige Chips, die nur die beiden Hochspannungsgestalten umfassen, und separate Chips zu schneiden, die nur die Niederspannungsgestalten umfassen, und dann die beiden Chip-Typen auf einer gemeinsamen gedruckten Schaltkreisplatine oder Träger zur Systemverwendung zu verbinden. Dieser Ansatz wird dennoch den Vorteil bieten, daß beide Chip-Typen gemeinsam auf einer einzigen Produktionsstraße hergestellt werden können.
Während die bevorzugte Ausführungsform des Verfahrens umfaßt, daß dickere Gate-Oxidschichten in den Hochspannungsvorrichtungen gebildet werden, ist dies außerdem kein notwendiges Merkmal der Erfindung und kann vermieden werden.
Wie es in der oben genannten, verwandten europäischen Patentanmeldung diskutiert worden ist, kann das Verfahren zusätzlich leicht angepaßt werden, um zusätzliche vertikale Bipolartransistoren in dem gemeinsamen Substrat vorzusehen.

Claims

1. Verfahren, um in einem gemeinsamen Substrat (12) von einem Leitfähigkeitstyp Niederspannungs-MOS-Transistoren von dem einen Leitfähigkeitstyp und von dem entgegengesetzten Leitfähigkeitstyp und Höchspannungs-MOS-Transistoren von dem einen Leitfähigkeitstyp und von dem entgegengesetzten Leitfähigkeitstyp zu bilden, bei dem die Hochspannungstransistoren von beiden Leitfähigkeitstypen aus dem niedrig dotierten Drain-Typ bestehen und Drain-Erweiterungswannen (182, 274) umfassen, und die Transistoren von dem einen Leitfähigkeitstyp in Wannen (174, 374) von dem entgegengesetzten Leitfähigkeitstyp gebildet werden, wobei das Verfahren die Schritte umfaßt, daß in voneinander beabstandeten Flächen in einer Oberfläche (12a) des Substrats die Drain-Erweiterungswanne (274) von dem entgegengesetzten Leitfähigkeitstyp von jedem der Hochspannungstransistoren von dem entgegengesetzten Leitfähigkeitstyp gebildet werden und gleichzeitig die Wannen (174, 374) von dem entgegengesetzten Leitfähigkeitstyp der Hochspannungs- und Niederspannungstransistoren von dem einen Leitfähigkeitstyp gebildet werden; Donatorionen in den Wannen (174) der Hochspannungstransistoren von dem einen Leitfähigkeitstyp implantiert werden, um einen implantierten Bereich (175) von dem einen Leitfähigkeitstyp zu bilden; daß Dickfeldoxidbereiche (84, 198, 298) in der Oberfläche des Substrats gebildet werden, um Enden von aktiven Oberflächenbereichen der Transistoren an der Oberfläche festzulegen, wodurch die implantierten Dotiermittelionen in den implantierten Bereich (175) hineingetrieben werden, um die Drain-Erweiterungswanne (182) jedes Hochspannungstransistors von dem einen Leitfähigkeitstyp zu bilden; eine Oxidschicht zwischen den Dickfeldoxidbereichen (84, 198, 298) aufgewachsen wird; Gates (196, 296, 396, 496) für die Transistoren gebildet werden; eine Drain (190, 392) und eine Source (192, 390) von dem einen Leitfähigkeitstyp für jeden Hochspannungs- und Niederspannungstransistor von dem einen Leitfähigkeitstyp gebildet werden; und eine Drain (290, 490) und eine Source (292, 492) von dem anderen Leitfähigkeitstyp für jeden Hochspannungs- und Niederspannungstransistor von dem anderen Leitfähigkeitstyp gebildet werden.

2. Verfahren nach Anspruch 1, wobei der Schritt des Aufwachsens einer Oxidschicht zwischen den Dickfeldoxidbereichen die Schritte umfaßt, daß eine erste Oxidschicht (88) zwischen den Dickfeldoxidbereichen aufgewachsen wird; daß die erste Oxidschicht (88) selektiv entfernt wird, wo die Gates der Niederspannungstransistoren gebildet werden sollen; und daß dann eine zweite Oxidschicht (389, 489) aufgewachsen wird, wo die erste Oxidschicht entfernt wurde, während gleichzeitig die erste Oxidschicht (189, 289) verdickt wird, wo die Gates der Hochspannungstransistoren gebildet werden sollen.

3. Verfahren nach Anspruch 1 oder Anspruch 2, wobei die Drain-Erweiterungswanne (274) jedes Hochspannungstransistors von dem entgegengesetzten Leitfähigkeitstyp durch Implantations- und Eintreibschritte gebildet wird, die gleichzeitig die Wannen (174, 374) der Transistoren von dem einen Leitfähigkeitstyp bilden.

4. Verfahren nach einem der Ansprüche 1 bis 3, wobei der eine Leitfähigkeitstyp p-Leitung und der andere Leitfähigkeitstyp n-Leitung ist.

5. Verfahren nach Anspruch 4, wobei die Drain jedes Hochspannungstransistors von dem einen Leitfähigkeitstyp gebildet wird, indem Akzeptorionen innerhalb ausgewählter Bereiche jeder Drain-Erweiterungswanne (182) jedes Hochspannungstransistors von dem einen Leitfähigkeitstyp implantiert werden, um hoch dotierte Drain-Bereiche (190) zu bilden, während gleichzeitig Akzeptorionen in ausgewählte Bereiche der Wannen (174) jedes Hochspannungstransistors von dem einen Leitfähigkeitstyp implantiert werden, um die Source (192) des Hochspannungstransistors zu bilden, und in ausgewählte Bereiche der Wannen (374) jedes Niederspannungstransistors von dem einen Leitfähigkeitstyp implantiert werden, um die Drain (392) und die Source (390) des Niederspannungstransistors von dem einen Leitfähigkeitstyp zu bilden.

6. Verfahren nach Anspruch 4, wobei die Drain jedes Hochspannungstransistors von dem anderen Leitfähigkeitstyp gebildet wird, indem Donatorionen innerhalb ausgewählter Bereiche jeder Drain-Erweiterungswanne (274) jedes Hochspannungstransistors von dem anderen Leitfähigkeitstyp implantiert werden, um hoch dotierte Drain-Bereiche (290) zu bilden, während gleichzeitig Donatorionen in ausgewählte Bereiche des Substrats (12) implantiert werden, um die Source (292) jedes Hochspannungstransistors von dem anderen Leitfähigkeitstyp und die Drain (490) und die Source (492) des Niederspannungstransistors von dem anderen Leitfähigkeitstyp zu bilden.

7. Verfahren nach einem der Ansprüche 1 bis 7, wobei die Gates (196, 296, 396, 496) des Transistors gebildet werden, indem eine dotierte Polysiliziumschicht auf ausgewählten Flächen des Substrats (12) vorgesehen wird, die von der Oxidschicht (189, 289, 389, 489) bedeckt sind.

8. Verfahren, um in einem gemeinsamen Substrat (12) einen integrierten Schaltkreis zu bilden, der sowohl Niederspannungs-CMOS-Transistoren als auch Hochspannungs-CMOS-Transistoren vom LDD-Typ umfaßt, wobei das Verfahren die Schritte umfaßt, daß an einer Oberfläche (12a) eines p-leitenden Substrats (12) eine ungleichmäßige Schicht aus Siliziumoxid gebildet wird, die dicke Abschnitte (170a, 270a, 370a, 470a) und dünne Abschnitte (170b, 270b, 370b) aufweist; daß das Substrat mit Donatorionen bestrahlt wird, die im wesentlichen durch die dicken Abschnitte (170a, 270a, 370a, 470a) des Oxids blockiert werden, und die in Substratbereiche (171, 271, 371) implantiert werden, die unter den dünnen Abschnitten (170b. 270b, 370b) des Oxids liegen; daß das Substrat (12) erwärmt wird, um die implantierten Donatorionen tiefer hineinzutreiben und n-leitende Wannen (174, 274, 374) in dem Substrat (12) zu bilden; daß die ungleichmäßige Schicht aus Siliziumoxid entfernt wird und erneut eine zweite Schicht (76) mit gleichmäßiger Dicke aufgewachsen wird; daß über der Oberfläche der zweiten Schicht eine erste Maskierungsschicht gebildet wird, die Öffnungen umfaßt, die über den n-leitenden Wannen (174) liegen, in denen selektiv p-leitende Wannen (182) gebildet werden sollen, um als die niedrig dotierten Drain-Erweiterungen der Hochspannungs-PMOS-Transistoren vom LDD-Typ zu dienen, die in dem Substrat (12) gebildet werden sollen; daß Akzeptorionen in die ausgewählten n-leitenden Wannen (174) durch die Öffnun gen in der ersten Maskierungsschicht implantiert werden; daß über der Oberfläche der zweiten Schicht eine Schicht aus Siliziumnitrid (178, 278, 378, 478) abgelagert wird, die mit Öffnungen versehen ist, wo Feldoxidbereiche gebildet werden sollen, um Transistoren seitlich in dem Substrat zu trennen und um Quasi-Feld-Platten in den Hochspannungstransistoren zu unterstützen; daß über der Oberfläche der zweiten Schicht eine zweite Maskierungsschicht (80) gebildet wird, die mit Öffnungen versehen ist, außer dort, wo die n-leitenden Wannen (174, 274, 374) gebildet worden sind; daß Akzeptorionen in das Substrat (12) implantiert werden, wo es nicht von der zweiten Maskierungsschicht (80) oder von dem Siliziumnitrid (278, 478) maskiert ist, um ein Feldimplantat vorzusehen, das unter Feldoxidbereichen liegen wird, die nicht über n-leitenden Wannen (174, 274, 374) liegen; daß die zweite Maskierungsschicht (80) von der Oberfläche der zweiten Schicht entfernt wird; daß das Substrat (12) erwärmt wird, um sowohl Feldoxidbereiche (84, 198, 298) zu bilden, wo das Substrat (12) in Öffnungen in der Siliziumnitridschicht freigelegt ist, als auch die implantierten Akzeptorionen hineinzutreiben, um die p-leitenden Erweiterungswannen (182) in den ausgewählten n-leitenden Wannen (174) zu bilden, wo die Hochspannungs-LDD-PMOS-Transistoren gebildet werden sollen; daß die Siliziumnitridschicht (178, 278, 378, 478) und die gleichmäßige Siliziumoxidschicht (76) von der Oberfläche (12a) entfernt werden, wobei die Feldoxidbereiche (84, 198, 298) zurückbleiben; daß eine erste Gate-Oxidschicht über der Oberfläche (12a) des Substrats (12) aufgewachsen wird, die zwischen den Feldoxidbereichen (84, 198, 298) freigelegt ist; daß die Oberfläche (12a) des Substrats (12) mit Akzeptorionen bestrahlt wird, um das Oberflächenpotential des Substrats (12) einzustellen; daß über der Oberfläche (12a) des Substrats (12) eine dritte Maskierungsschicht (86) gebildet wird, die mit Öffnungen versehen ist, wo die Niederspannungs-PMOS- und -CMOS-Transistoren gebildet werden sollen; daß die erste Gate-Oxidschicht entfernt wird, wo sie nicht von der dritten Maskierungsschicht (86) maskiert ist; daß die dritte Maskierungsschicht (86) entfernt wird; daß das Substrat (12) erwärmt wird, um eine zweite Gate-Oxidschicht (389, 489) in aktiven Oberflächenbereichen der Niederspannungstransistoren zu bilden und die erste Gate-Oxidschicht (189, 289) in aktiven Oberflächenbereichen der Hochspannungstransistoren zu verdicken; daß eine Schicht aus Polysilizium über der geschichteten Oberfläche abgelagert wird; daß die abgelagerte Polysiliziumschicht thermisch dotiert wird, um deren Leitfähigkeit zu erhöhen; daß die Polysiliziumschicht gemustert wird, um Polysilizium-Gate-Elektroden (196, 296, 396, 496) für die Transistoren festzulegen; daß eine vierte Maskierungsschicht über der Oberfläche abgelagert wird; daß die vierte Maskierungsschicht gemustert wird, um Bereiche des Substrats freizulegen, bei denen die Sourcen (292, 492) und Drains (290, 490) der NMOS-Transistoren gebildet werden sollen; daß das Substrat (12) mit Donatorionen bestrahlt wird, um die Sourcen (292, 492) und Drains (290, 490) der NMOS-Transistoren zu implantieren; daß die vierte Maskierungs- schicht entfernt wird; daß eine fünfte Maskierungsschicht über der Oberfläche abgelagert wird; daß die fünfte Maskierungsschicht gemustert wird, um Bereiche des Substrats freizulegen, bei denen die Sourcen (192, 390) und Drains (190, 392) der PMOS-Transistoren gebildet werden sollen; daß die Oberfläche bestrahlt wird, um Akzeptorionen zu implantieren und somit die Sourcen (192, 390) und Drains (190, 392) der PMOS-Transistoren zu bilden; daß die fünfte Maskierungsschicht entfernt wird; und daß leitfähige Kontakte zu den Sourcen, Drains und Gate-Elektroden der Transistoren gebildet werden.