DE3603470A1 - Verfahren zur herstellung von feldeffektbauelementen auf einem siliziumsubstrat - Google Patents
Verfahren zur herstellung von feldeffektbauelementen auf einem siliziumsubstratInfo
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- 229910052710 silicon Inorganic materials 0.000 title claims description 61
- 239000010703 silicon Substances 0.000 title claims description 61
- 239000000758 substrate Substances 0.000 title claims description 61
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims description 60
- 230000005669 field effect Effects 0.000 title claims description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 238000000034 method Methods 0.000 claims description 31
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- 238000001953 recrystallisation Methods 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 235000012239 silicon dioxide Nutrition 0.000 claims description 7
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 239000013078 crystal Substances 0.000 claims description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims 2
- 239000010410 layer Substances 0.000 description 59
- 230000000873 masking effect Effects 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000035784 germination Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 238000009388 chemical precipitation Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- -1 e.g. Substances 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910002804 graphite Inorganic materials 0.000 description 1
- 239000010439 graphite Substances 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 1
- 239000004926 polymethyl methacrylate Substances 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
- 238000004857 zone melting Methods 0.000 description 1
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- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
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- H01L21/02433—Crystal orientation
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- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02488—Insulating materials
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- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
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- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02587—Structure
- H01L21/0259—Microstructure
- H01L21/02598—Microstructure monocrystalline
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- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
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- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
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- H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76272—Vertical isolation by lateral overgrowth techniques, i.e. ELO techniques
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Description
PATENTANWÄLTE ZENZ & HELBER ■ O 4300 ESSEN 1 ■ AIV, RUH.RSTEIN 1 · TEL.: (02 01) 4126
PSA3470
Seite T 264
INTEL CORPORATION 3065 Bowers Avenue, Santa Clara, Kalifornien 95051, V.St.A.
Verfahren zur Herstellung von Feldeffektbauelementehauf einem
SiIiziumsubstrat
Die Erfindung betrifft das Gebiet der MOS-Bauelemente in integrierter
Schaltungstechnik und insbesondere die Herstellung von Feldeffektbauelementen auf einem Siliziumsubstrat.
Bei der Herstellung von Metalloxidhalbleiter-(MOS) Bauelementen in integrierter Schaltungstechnik werden häufig Maßnahmen
getroffen, um ein Bauelement von dem anderen elektrisch soweit zu isolieren, daß parasitäre Wege zwischen den Bauelementen
eliminiert oder zumindest verringert sind. Wenn beispielsweise Feldeffekttransistoren auf einem Siliziumsubstrat ohne geeignete
Trennung hergestellt würden, so könnten Source- oder Drain-Zonen von zwei verschiedenen Transistoren als unerwünschter
dritter Transistor wirken. Darüberliegende Verbindungen, wie Aluminium-Leitungen, die zwischen der Source-Elektrode
eines Transistors und der Drain-Elektrode eines anderen Transistors angeordnet sind, wirken als Gate-Elektrode und
können eine parasitäre Leitung hervorrufen.
Parasitäre Leitungswege sind noch ein größeres Problem in komplementären MOS (CMOS) Schaltungen in integrierter Schaltungstechnik.
Dort können das Substrat, n+ oder p+ Zonen komplementärer Transistoren und die Senken, in denen Transistoren
eines Leitungstyps gebildet sind, gemeinsam einen ungewollten Transistor bilden. Die Transistorwirkung zwischen diesen ver-
schiedenen Zonen kann zu einem parasitären Leitungsweg führen, der eine integrierte Schaltung zerstören kann. Dieses Problem
wird manchmal als "latch-up" bezeichnet.
Einige Verarbeitungsmethoden werden gegenwärtig zur Verringerung der parasitären Leitung verwendet. Feldoxidbereiche werden
gewöhnlich zwischen benachbarten Transistoren verwendet, um beispielsweise die Source-Elektrode eines Transistors von
der Drain-Elektrode einen anderes Transistors zu trennen. Diese dickeren Oxide ,bilden einen weniger leitenden Pfad (einen
längeren Weg) zwischen benachbarten Transistoren, und außerdem sind darüberliegende Leitungen von dem Substrat weiter
beabstandet, wodurch ihre Wirksamkeit als unerwünschte Gate-Elektroden verringert wird. Ein typisches n+ nach p+
Feldoxid hat für CMOS-Schaltungen eine Breite von 6μπι und
benötigt daher eine erhebliche Substratfläche im Vergleich zu der für die Herstellung des Feldeffekttransistors benötigten
Fläche. In anderen Fällen werden Nuten im Substrat gebildet und mit einem Isoliermaterial verfüllt. Diese Methode bedingt
eine komplizierte Verarbeitung, ist allerdings selbst bei Abständen bis hinunter zu 1μΐη wirksam.
Andere Methoden werden bei CMOS-Schaltungen ebenfalls zur Verhinderung des latch-up-Effekts verwendet. So werden beispielsweise
Schaltungen in einer epitaktischen Schicht gebildet, die auf einem stark dotierten Substrat aufgewachsen wird.
Bei anderen Schaltungen wird eine dünne Schicht über einem Isolator gebildet, wie beispielsweise in der Silizium-auf-
-Saphir (SOS) Technologie.
Die Erfindung wendet sich von den oben beschriebenen bekannten Methoden ab. Erfindungsgemäß wird die kristalline Struktur des
Substrats als Keim für die Züchtung einer epitaxieartigen Schicht über Isolationsbereichen verwendet.
Andere Verfahren zur Bildung epitaxieartiger Schichten aus Keimen sind bekannt. Generell wird bei diesen bekannten Prozessen
ein einziger Keim verwendet. Es werden keine Bauelemente auf dem Keimfenster hergestellt, und es gibt keine elektrische
Beteiligung des Substrats an der endgültigen Schaltung. Soweit der Anmelderin bekannt ist, ist der dem Anmeldungsgegenstand
am nächsten kommende Stand der Technik: (1) Electronic Week, 6. August 1984, Seite 31 "Britain Getting Its
Act Together In SOI Technology In Bid To Get Jump On U.S. and Japanese Chip Makers; (2) Electronic Week, 6. August 1984,
Seiten 32, 33 "Cambridge Lab Heats Wafers Top and Bottom"; (3) IEDM82, 16.4, Seiten 433-436 "Characterization of LaserSOI
Double Si Active Layers By Fabricating Elementary Device Structures"; (4) IEDM82, 16.1, Seiten 420-423 "MOS Transistors
in Beam-Recrystallized Polysilicon"; (5) J. Electrochem.Soc.
September 1981, Seiten 1981-1986 (Band 128, Nr.9) "Single Crystal Silicon-0n-Oxide By A Scanning CW Laser Induced Lateral
Seeding Process"; (6) IEDM84 34.5, Seiten 808-811, "Device Performances of A Submicron SOI Technology"; und (7) Journal
of Crystal Growth 63, 1983, Seiten 453-483, "Graphite-Strip- -Heater-Zone-Melting Recrystallization of Si Films".
Π Erfindungsgemäß wird ein verbessertes Verfahren zur Herstellung
von Feldeffektbauelementen auf einem Siliziumsubstrat angegeben, bei dem Isolierbereiche Trennung der Bauelemente
untereinander verwendet werden. Die Isolierbereiche werden auf dem Substrat gebildet und definieren Öffnungen zwischen diesen
Bereichen; die Isolierbereiche begrenzen "Keimfenster" für das Substrat. Eine Siliziumschicht (z.B. Polysilizium oder amorphes
Silizium) wird auf den Isolierbereichen gebildet und erstreckt sich in die Fenster. Diese Schicht wird einer Behandlung
unterworfen, welche bewirkt, daß die kristallinie Struktur des Substrats durch die Keimfenster in die Silizium-
schicht wächst. Die Rekristallisation der Siliziumschicht wird durch die Fenster gesät. Die rekristallisierte Siliziumschicht
bildet eine Wirtsschicht, in die oder auf der Feldeffektbauelemente
hergestellt werden können, deren Kanalzonen direkt über den Keimfenstern gebildet werden.
Im folgenden wird die Erfindung anhand eines in der Zeichnung in verschiedenen aufeinanderfolgenden Verfahrensstufen dargestellten
Verfahrensbeispiels näher erläutert. In der Zeichnung
zeigen:
Fig. 1 eine Schnittansicht durch einen Abschnitt eines Siliziumsubstrats mit einer η-leitenden Senke,
einer Siliziumdioxidschicht und Siliziumnitrid- -Maskierbauteilen;
Fig. 2 das Substrat gemäß Figur 1 nach einem Oxidationsschritt und nach Entfernung der Siliziumnitrid-Maskierbauteile;
Fig. 3 das Substrat gemäß Figur 2 nach einem Planierschritt;
Fig. 4 das Substrat gemäß Figur 3 nach der Bildung einer Siliziumschicht auf dem Substrat;
Fig. 5 das Substrat gemäß Figur 4 nach der Ausbreitung der kristallinien Struktur des Substrats in die
obere Siliziumschicht;
Fig. 6 das Substrat gemäß Figur 5 während Dotierschritten, die zur Einstellung von Spannungsschwellwerten
für die Bauelemente verwendet werden;
Fig. 7 das Substrat gemäß Figur 6 nach einem zusätzlichen Maskierschritt;
Fig. 8 das Substrat gemäß Figur 7 nach Bearbeitung der Siliziumschicht zur Trennung von zwei benachbarten
Transistorzonen;
Fig. 9 das Substrat gemäß Figur 8 nach der Herstellung von CMOS-Transistoren auf und in der oberen
Siliziumschicht; und
Fig. 10 eine Schnittansicht eines Substrats gemäß einem alternativen Beispiel der Erfindung, das für die
Herstellung eines CMOS-Inverters besonders zweckmäßig ist.
Beschrieben wird ein Verfahren zur Bildung getrennter Zonen und Feldeffektbauelemente auf einem Siliziumsubstrat. In der
folgenden Beschreibung werden zahlreiche Einzelheiten angegeben, um die Erfindung besser verständlich zu machen. Es ist
jedoch für den Fachmann klar, daß das Verfahren auch ohne diese besonderen Einzelheiten realisiert werden kann. In anderen
Fällen wird auf die Detaillbeschreibung bekannter Verfahrensschritte
verzichtet, um die Beschreibung der vorliegenden Erfindung nicht unnötig zu belasten.
Figuren 1 bis 9 zeigen die Herstellung von komplementären MOS Feldeffektbauelementen (insbesondere Feldeffekttransistoren)
unter Verwendung der Lehre der Erfindung. Die Herstellung beginnt mit dem in Figur 1 schematisch dargestellten gewöhnlichen
p-leitenden monokristallinen Siliziumsubstrat 10. Eine η-leitende Senke 24 für die p-Kanal-Bauelemente wird in dem
Substrat unter Verwendung herkömmlicher Bearbeitungsschritte ausgebildet. Arsen, Phosphor oder andere η-leitende Dotier-
Stoffe können für diese Senke verwendet werden. Eine Schutzschicht
12, z.B. eine Siliziumdioxidschicht wird auf der Oberfläche des Substrats 10 angeordnet. Siliziumnitridbauteile 13
werden unter Verwendung üblicher Maskier- und Ätzschritte gebildet. Diese Bauteile sind voneinander beabstandet, wie für
das über der Senke 34 gebildete Bauteil angedeutet ist. Die Breite dieser Bauteile ist für die Erfindung unkritisch; beispielsweise
können sie in der Größenordnung von Ium oder schmaler sein.
Das Substrat gemäß Figur 1 wird einem Hochtemperatur-Oxidationsschritt
unterworfen, wie er gewöhnlich zur Bildung der Feldoxidbereiche 14 gemäß Figur 2 verwendet wird. (Dieser
Schritt kann auch als "Treiber-" Schritt zur Bildung der Senke 34 angewandt werden.) Die Dicke der Feldoxidbereiche 14 kann
ο
beispielsweise 6000A betragen.
beispielsweise 6000A betragen.
Bevorzugt, wenn auch nicht notwendigerweise wird die Struktur gemäß Figur 2 planiert bzw. nivelliert. Mit anderen Worten, es
werden Maßnahmen getroffen, um eine planare Oberfläche 15 gemäß Darstellung in Figur 3 zu bilden. Bekannte Behandlungsschritte können für diese Planierung verwendet werden. Beispielsweise
kann ein ebener Überzug aus Polymethylmethakrylat oder eine spin-on-Glas-Schicht über der Struktur gemäß Figur 2
gebildet werden, um eine planare Schicht zu bilden. Danach wird diese planare Schicht einer reaktiven Ionenätzung unterworfen,
die eine 1-1 Selektivität zwischen der Schicht und den Feldoxidbereich 14 hat. Die Feldoxidbereich 14 gemäß Figur 2
werden in der Dicke reduziert und sind in Figur 3 als Feldoxidbereiche 14a gezeigt.
Danach wird ein Tauchen in Flußsäure zum Freilegen des Siliziumsubstrats
zwischen den Feldoxidzonen 14a verwendet, gefolgt vom Niederschlagen einer Polysilizium- oder amorphen Silizium-
schicht 20 über dem Substrat. Diese Siliziumschicht überzieht sowohl die freigelegten Zonen des Siliziumsubstrats als auch
die Feldoxidbereiche 14a. Wie in Figur 4 gezeigt ist, steht die Siliziumschicht 20 mit dem Substrat 10 an den Fenstern
oder Öffnungen 24 in Berührung. Dies bedeutet, daß die Zonen 14a Öffnungen zu dem Substrat 10 definieren. Eine Siliziumdioxidschicht
oder eine zusammengesetzte Schicht 22 aus Siliziumdioxid/Siliziumnitrid wird über der oberen Siliziumschicht
20 gebildet. Die obere Siliziumschicht 20 und die darüberliegende Schicht 22 können unter Verwendung bekannter chemischer
Niederschlagsverfahren aus der Dampfphase gebildet werden. Bei dem beschriebenen Ausführungsbeispiel hat die Schicht
ο
20 eine Stärke von etwa 5000A, und die darüberliegende Schicht kann beispielsweise 1000Ä dick sein.
20 eine Stärke von etwa 5000A, und die darüberliegende Schicht kann beispielsweise 1000Ä dick sein.
Danach wird die obere Siliziumschicht 20 rekristallisiert, wodurch die Schicht 20 dazu gebracht wird, die kristalline
Struktur des Substrats anzunehmen. Wenn das Substrat eine kristalline Orientierung von (100) hat, bedeutet dies, daß das
Polysilizium- oder amorphe Silizium der Schicht 20 die (100) Kristallorientierung der Struktur annimmt. Diese Rekristallisation
kann dadurch durchgeführt werden, daß die Struktur gemäß Figur 4 Wärme aus Quellen wie einem Abtastlaser (z.B.
einem Dauerstrich-Argonlaser), einem abtastenden Elektronenstrahl oder einem Graphitstreifenheizer ausgesetzt wird. Die
rekristallisierte Schicht 20 gemäß Figur 4 ist in Figur 5 als Schicht 20a gezeigt. Die Öffnungen 24 der Figur 4 wirken als
Keimfenster, welche es der kristallinen Struktur des Substrats ermöglichen, sich in die Schicht 20 durch die Keimfenster
auszubreiten bzw. in die Schicht 20 zu wachsen. Das Silizium der Schicht 20 direkt über den Keimfenstern, angedeutet durch
die Pfeile 27 in Figur 5, hat die gualitativ beste monokristallinie Struktur, da diese Bereiche direkt über dem Siliziumsubstrat
liegen. Die kristalline Struktur des Substrats
breitet sich seitlich in die Siliziumschicht über den Oxidbereichen
14a in den durch die Pfeile 28 in Figur 5 identifizierten
Bereichen aus. Diese laterale Rekristallisation tritt beispielsweise über eine Distanz von einigen um über die Ränder
der Keimfenster, obwohl die Qualität der resultierenden Kristallstruktur nicht so gut wie diejenige über den Keimfenstern
ist. Die Schicht 20a hat daher die Art einer epitaktischen Siliziumschichten, wobei das Kritallwachstum von vorgegebenen
Keimfenstern ausgeht, welche durch die Feldoxidbereiche getrennt sind. Es ist die Schicht 20a, auf der und in
die die Feldeffektbauelemente hergestellt werden.
Verschiedene andere Methoden können verwendet werden, um die Rückseite des Substrats während der Rekristallisation zu beheizen.
So kann beispielsweise ein heißes Spannfutter benutzt werden, um das Scheibchen während der Rekristallisation auf
einer erhöhten Temperatur zu halten, oder es kann zu diesem Zweck ein Quarzofen verwendet werden.
Eine Maskierschicht 30 wird oberhalb ausgewählter Keimfenster mit einer Öffnung 3 2 versehen. Ein η-leitender Dotierstoff,
z.B. Phosphor oder Arsen, wird danach durch die Schicht 20a eingeführt. Dieser Dotierstoff kann in die Schicht 20a eindiffundiert
werden, nachdem die Schicht 22 zunächst an der Öffnung 32 geätzt worden ist, oder der Dotierstoff kann durch die
Schicht 22 durch Ionenimplantation eingeführt werden. Der Dotierstoff wird zur Einstellung der Schwellenspannung der
n-Kanal-Bauelemente verwendet, was bekannt ist. Ein anderer
Maskierschritt dient zur Bildung einer Öffnung (in gestrichelten Linien in der Schicht 30 der Figur 6 dargestellt), um eine
Einstellung der Schwellenspannung für die p-Kanal-Bauelemente
zu ermöglichen.
Die nächsten Verfahrensschritte dienen zur Ausbildung getrenn-
ter Zonen oder Muster in der rekristallisierten Siliziumschicht
20. Die Schicht 22 gemäß Figur 6 kann für diese Musterbildung verwendet werden, oder es kann bei Entfernung
dieser Schicht eine andere Schicht 35 aus Siliziumdioxid oder Siliziumnitrid in der in Figur 7 gezeigten Weise verwendet
werden (Siliziumnitrid ist derzeit bevorzugt.) Maskierelemente 36 werden zur Definition der Öffnung 37 durch die Schicht 35
benutzt. Eine lokale Oxidation dient zur Bildung von Oxidbereichen 38 gemäß Figur 8. Eine Kombination einer reaktiven
Ionenätzung oder einer lokalen Oxidation kann verwendet werden, oder es kann zur Entfernung der Schicht 20a im Bereich
der Öffnung 3 7 ein Ätzschritt allein benutzt werden.
Die sich ergebende Struktur ist in Figur 8 gezeigt, wobei Zonen 20b aus rekristallisiertem Silizium von anderen durch
Oxid 38 getrennt sind. Zu beachten ist, daß die Siliziumzonen 20b über den Oxidbereichen 14a voneinander elektrisch getrennt
sind und daß außerdem der Weg durch das Siliziumsubstrat zwischen diesen Zonen 20b (durch die Keimfenster) relativ lang
ist. Ein Gate-Oxid 40 hoher Qualität kann auf den Zonen 20b in der in Figur 8 dargestellten Weise aufgewachsen werden. Bei
Verwendung eines Ätzschrittes sind auch die Zonen 20b voneinander isoliert.
Als nächstes wird eine polykristalline Siliziumschicht über der Struktur gemäß Figur 8 gebildet und zur Definition von
Gate-Bauteilen 42 und 43 in ein Muster gebracht (Figur 9). Zwei Dotierschritte werden als nächstes verwendet, um die
Source- und Drain-Zonen 44 und die Source- und Drain-Zonen zu bilden. In bekannter Weise werden beispielsweise zuerst die
Zonen der p-Kanal-Bauelemente mit einem Photolack überzogen,
während ein η-leitender Dotierstoff in Ausrichtung mit der Gate-Elektrode 42 zur Bildung der Source- und Drain-Zonen 44
eingeführt wird. Wenn die n-Kanal-Bauelemente überzogen sind,
10
wird ein p-leitender Dotierstoff in Ausrichtung mit der Gate-
-Elektrode 43 zur Bildung der Source- und Drain-Zonen 45 eingeführt.
Gewöhnlich können danach in bekannter Weise Passivierungsschichten (nicht gezeigt) und Metallisierungsschichten
zur Fertigstellung der Transistoren gemäß Figur 9 gebildet werden.
In Figur 10 ist ein alternatives Ausführungsbeispiel der Struktur gemäß Figur 9 dargestellt. Gleiche Zonen wie diejenigen
in Figur 9 sind in Figur 10 mit der gleichen Zahl und nachgestellter Null bezeichnet. Beispielsweise sind in Figur
10 Feldeffektbauelemente auf einem Substrat 100 gezeigt, wobei
das n-Kanal-Bauelement ein Gate 420 und das p-Kanal-Bauelement
ein Gate 430 hat. Die Behandlung der Bauelemente gemäß Figur 10 ist im wesentlichen die gleiche wie diejenige bei den zuvor
beschriebenen Figuren 1 bis 9, mit der Ausnahme, daß die rekristallisierten Siliziumzonen 200b an der mit dem Pfeil 46 in
Figur 10 bezeichneten Stelle nicht in getrennte Bereiche abgeteilt sind. (Dies erfordert beispielsweise die Eliminierung
der mittleren Öffnung 37, die in der Maskierschicht 36 der Figur 7 gezeigt ist.) Bei der Struktur gemäß Figur 10 befindet
sich eine der Source- oder Drain-Zonen des n-Kanal-Bauelements
mit einer der Source- oder Drain-Zonen des p-Kanal-Bauelements
in Kontakt. Dies ergibt einen gemeinsamen Übergang zwischen diesen Transistoren, der bei der Herstellung eines CMOS-Inverters
besonders zweckmäßig ist. (Zu beachten ist, daß ein Metallshunt zur Verbindung dieser Zonen verwendet wird.)
Im Vergleich zu Schaltungen, bei denen bekannte Isolationsbzw. Trennmethoden verwendet werden, bringen die integrierten
Schaltungen gemäß den Figuren 9 und 10 einige Vorteile. Zu beachten ist, daß bei dem Ausführungsbeispiel gemäß Figur 9
die am nächsten benachbarten n+Zone 44 und p+Zone 45 oberhalb des Oxidbereichs 14a vollständig voneinander isoliert sind.
1 1
A 3603A70
Daher kann der Abstand dieser Zonen ohne die Gefahr eines Durchbruchs (punch-through) so klein gemacht werden, wie die
Maskiertoleranzen es zulassen. Der Weg zwischen diesen Zonen durch das Fenster im Substrat und unter den Oxidbereichen 14a
ist relativ lang (z.B. 3μπι) und ist daher zu lang, um ein
Problem darzustellen. Wie oben erwähnt, tritt die Rekristallisation mit der höchsten Güte in den Keimfenstern 24 gemäß
Figur 9 auf. Dieses qualitativ bessere Silizium befindet sich an den Kanälen der Transistoren, wo es am dringendsten benötigt
wird. Die schlechtere Rekristallisation, die den äußeren Rändern der Source- und Drain-Zone zugewandt ist, ist in diesen
Bereichen von geringerer Bedeutung als in den Kanalgebieten. Bei den Schaltungen gemäß Figuren 9 und 10 befinden sich
die Bauelemente mit dem darunterliegenden Substrat in Kontakt (sowohl innerhalb als auch außerhalb der Senke 34 und 340).
Dies ermöglicht eine bessere Steuerung von Substratleckströmen von heißen Elektronen. Darüberhinaus sind sowohl die Übergangskapazität
als auch die Leckverluste gering, da die Source- und Drain-Übergänge weitgehend über den Oxidbereichen
14a angeordnet sind. Ein Kontaktleckstrom (z.B. von Metallkontakten)
zum Substrat ist viel geringer als bei bekannten Strukturen, da Kontakte zu den Source- und Drain-Zonen über
den Oxidbereichen 14a oder 140a vorgesehen werden können. Diffusionsstecker (diffusion plugs), wie sie häufig im Stande
der Technik zur Verhinderung einer "Nadelbildung" verwendet werden, benötigt man daher nicht.
Vorstehend wurde ein verbessertes Verfahren zur Herstellung eines Siliziumsubstrats beschrieben, auf welchem Feldeffekttransistoren
hergestellt werden. In gegenseitigem Abstand angeordnete rekristallisierte Siliziumzonen werden über Oxidbereichen
gebildet. Die Rekristallisation findet durch Keimfenster statt, die zwischen den Oxidbreichen gebildet werden.
Feldeffektbauelemente werden über den Keimfenstern gebildet.
- Leerseite
Claims (16)
- PATENTANWÄLTE ZENZ & HELBER · D 4300 ESSEN 1 ■ AM RUHRSTEIN 1 · TEL.: (O2O1) 4126 Seite I 264Intel CorporaKi3^3470PATENTANSPRÜCHE/1. Verfahren zur Herstellung von Feldeffektbauelementen auf einem Siliziumsubstrat unter Verwendung isolierender Bereiche zur Trennung der Bauelemente voneinander, dadurch gekennzeichnet, daß die isolierenden Bereiche (14a) auf dem Substrat (10) derart angeordnet werden, daß Fenster (24) zwischen den isolierenden Bereichen entstehen, daß eine Siliziumschicht (20) über den isolierenden Bereichen (14a) und den Fenstern (24) gebildet wird, daß die Siliziumschicht derart behandelt wird, daß eine Rekristallisation der Siliziumschicht durch die Fenster (24) stattfindet, und daß über den Fenstern in der rekristallisierten Siliziumschicht (20b) Feldeffektbauelemente gebildet werden, so daß aus der Siliziumschicht eine Schicht entsteht, in der die Feldeffektbauelemente gebildet werden können.
- 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß getrennte Zonen (44, 44, 45, 45) in der rekristallisierten Siliziumschicht (20b) ausgebildet werden und daß die Zonen über die isolierenden Bereiche (38, 14a) isoliert gehalten werden.
- 3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Kanäle der Bauelemente allgemein über die Fenster (24) gelegt und die Source- und Drain-Zonen (44, 44 und 45, 45) der Bauelemente über den isolierenden Bereichen (14a) angeordnet werden.
- 4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß als Siliziumsubstrat monokristallines Silizium verwendet wird und daß die rekristallisierte Siliziumschicht die Kristallorientierung des Substrats annimmt, um
eine einer epitaktischen Schicht ähnliche obere Siliziumschicht zu bilden. - 5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß als Siliziumschicht eine Polysiliziumschicht gebildet wird.
- 6. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß als Siliziumschicht eine Schicht aus amorphem Silizium gebildet wird.
- 7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die isolierenden Bereiche (14a) Siliziumdioxidbereiche sind, die von dem Substrat (10) gezüchtet werden.
- 8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß
die gezüchteten Siliziumdioxidbereiche vor der Bildung der
Siliziumschicht planiert werden. - 9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Siliziumschicht zur Bildung des rekristallisierten Siliziums einer Wärmebehandlung unterzogen
- 10. Verfahren zur Herstellung von Feldeffekttransistoren auf einem Siliziumsubstrat, dadurch gekennzeichnet, daß Oxidbreiche in gegenseitigem Abstand auf dem Substrat gebildet
werden, daß eine Siliziumschicht über den Oxidbereichen derart gebildet wird, daß sie zwischen den beabstandeten Oxidberei-chen mit dem Substrat in Kontakt steht, daß die Siliziumschicht einer Behandlung unterzogen wird, bei der die Siliziumschicht derart zur Rekristallisation gebracht wird, daß sie die kristalline Struktur des Substrats annimmt, wobei sich die Rekristallisation von den Zwischenräumen zwischen den beabstandeten Oxidbereichen, in denen die Siliziumschicht mit dem Substrat in Kontakt steht, in die Siliziumschicht ausbreitet, und daß in der rekristallisierten Schicht über den beabstandeten Oxidbereichen Feldeffekttransistoren gebildet wird. - 11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß als Siliziumschicht eine Polysiliziumschicht verwendet werden.
- 12. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß als Siliziumschicht eine amorphe Siliziumschicht verwendet wird.
- 13. Verfahren nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß die beabstandeten Oxidbereiche auf das Substrat aufgewachsen werden.
- 14. Verfahren nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, daß die Siliziumschicht zur Rekristallisation einer Wärmebehandlung unterworfen wird.
- 15. Verfahren nach einem der Ansprüche 10 bis 14, dadurch gekennzeichnet, daß vor der Bildung der Siliziumschicht die Oxidbereiche planiert werden.
- 16. Verfahren nach einem der Ansprüche 10 bis 15, dadurch gekennzeichnet, daß getrennte Zonen in der rekristallisierten Siliziumschicht gebildet werden.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Family
ID=24814181
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---|---|---|---|
DE19863603470 Withdrawn DE3603470A1 (de) | 1985-02-11 | 1986-02-05 | Verfahren zur herstellung von feldeffektbauelementen auf einem siliziumsubstrat |
Country Status (9)
Country | Link |
---|---|
US (1) | US4654958A (de) |
JP (1) | JPS61187224A (de) |
KR (1) | KR860006831A (de) |
CN (1) | CN1006261B (de) |
DE (1) | DE3603470A1 (de) |
FR (1) | FR2577348B1 (de) |
GB (1) | GB2170953B (de) |
HK (1) | HK37989A (de) |
SG (1) | SG86288G (de) |
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- 1985-06-14 CN CN85104551.0A patent/CN1006261B/zh not_active Expired
-
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- 1986-01-17 GB GB08601163A patent/GB2170953B/en not_active Expired
- 1986-02-04 FR FR8601495A patent/FR2577348B1/fr not_active Expired
- 1986-02-05 DE DE19863603470 patent/DE3603470A1/de not_active Withdrawn
- 1986-02-07 KR KR1019860000877A patent/KR860006831A/ko not_active Application Discontinuation
- 1986-02-07 JP JP61024240A patent/JPS61187224A/ja active Pending
-
1988
- 1988-12-07 SG SG862/88A patent/SG86288G/en unknown
-
1989
- 1989-05-04 HK HK379/89A patent/HK37989A/xx unknown
Also Published As
Publication number | Publication date |
---|---|
CN1006261B (zh) | 1989-12-27 |
FR2577348A1 (fr) | 1986-08-14 |
SG86288G (en) | 1989-07-14 |
HK37989A (en) | 1989-05-12 |
FR2577348B1 (fr) | 1988-11-18 |
CN85104551A (zh) | 1986-12-10 |
US4654958A (en) | 1987-04-07 |
KR860006831A (ko) | 1986-09-15 |
GB2170953A (en) | 1986-08-13 |
GB2170953B (en) | 1988-08-10 |
JPS61187224A (ja) | 1986-08-20 |
GB8601163D0 (en) | 1986-02-19 |
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