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JPS62177909A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JPS62177909A
JPS62177909A JP61017922A JP1792286A JPS62177909A JP S62177909 A JPS62177909 A JP S62177909A JP 61017922 A JP61017922 A JP 61017922A JP 1792286 A JP1792286 A JP 1792286A JP S62177909 A JPS62177909 A JP S62177909A
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region
amorphous
film
soi
impurities
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JP61017922A
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English (en)
Inventor
Masahiro Shigeniwa
昌弘 茂庭
Masanobu Miyao
正信 宮尾
Shoji Yadori
章二 宿利
Hidekazu Murakami
英一 村上
Mitsunori Ketsusako
光紀 蕨迫
Masao Tamura
田村　誠男
Nobuyoshi Kashu
夏秋　信義
Shizunori Oyu
大湯　静憲
Tadashi Suzuki
匡 鈴木
Yuichi Madokoro
祐一 間所
Yasuo Wada
恭雄 和田
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は同相結晶成長を利用して、結晶性半導体を絶縁
膜上に形成し、そこに半導体装置を形成する方法に係り
、特に、結晶成長促進の為の不純物添加領域と、半導体
装置の不純物添加領域とを自己整合で形成する方法に関
する。
［従来の技術］ 超高速動作、大規模集積度のＬＳＩ用基板として、様々
の手法により、Ｓ○■基板が製造されている。ＳＯＩと
はＳ　１ｌｉｃｏｎ　Ｏｎ　Ｉ　ｎ５ｕｌａｔｏｒの略
であり、絶縁膜上の高品質結晶Ｓｊ（単結晶もしくは大
粒径多結晶Ｓｉ）を意味する。ＳＯＩ製造技術の中でも
、低温で形成できる事から、積層・高集積化に最も良く
適合する手法として、同相結晶成長を利用したＳＯＩ技
術がある。但し、この手法においては、基板中に充分な
面積のＳＯＩ領域を形成する為には、アプライド・フィ
ツクス・レターズ（Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ　
Ｌｅｔｔｅｒｓ）第４６巻（１９８５年）第２６８頁か
ら第２７０頁において論じられているように、Ｓｉに対
して電気的に活性な不純物を固溶度限程度まで添加する
事が必要であり、したがって、本来、不純物の濃淡のパ
ターンから成る半導体素子をここに形成する事ができな
い、という問題点があった。
［発明が解決しようとする問題点］ 同相結晶成長を利用したＳＯＩ技術の最も典型的な例は
、単結晶Ｓｉ基板ＩＪ−，にＳｉＯ２膜２を形成し、そ
の上に電子ビーム加熱蒸着法により非晶質Ｓｊ３を堆積
し、その後、これを６００℃程度に加熱する事により非
晶質Ｓｉ３を矢印５で示した方向に結晶化する（同相結
晶成長）というものである。その様子を模式的に第１０
図に示す。あらかじめ、５ｊ０２膜２の所々に矩形の穴
（種結晶領域７）をあけておくので、非晶質Ｓｉはここ
で基板の単結晶Ｓｉｌと接しており、加熱の際には、ま
ずここから結晶化が始まる。やがて、結晶成長はＳｉＯ
２２膜上へと進行するので、その結果、基板１と同じ結
晶方位のＳＯＩ領域が形成される。但し、ある加熱時間
の後に、上記の結晶成長とは全く独立に、種結晶領域７
から離れた場所が非晶質Ｓｊ３の多結晶化が生ずる。こ
の多結晶Ｓｉ８は上記の結晶成長を阻むので、最終的に
得られる８０丁領域の広さは、上記の結晶成長の速度と
この多結晶化に要する時間との兼合いで決まる事になる
（第１１図）。非晶質Ｓｊに不純物を含まないＳｌを用
いた場合、結晶成長速度は１．０Ｘ１０−８ｃｍ／ｓで
あり、多結晶化時間は約１０時間であるので、得られる
ＳＯＩ領域６は種結晶領域７端から約４μｍの範囲にと
どまる。この様子を第１３図に示す。デバイスを作りこ
むにはこの広さでは不充分である。この問題を解決する
為に提案された手法が不純物ドーピング法である。
これは、電気的に活性な不純物１例えばＰ、Ｂ。
Ａｓなどを固溶度限近くまで含んだ非晶質Ｓｉを用いる
もので、このような場合、多結晶化時間を縮める事なく
結晶成長速度が増加する。■〕を用いた場合、約２４μ
ｍのＳＯＩ領域が得られている（第１３図）。ところが
、この手法では広さの点で問題ないものの、不純物濃度
が高すぎてここへデバイスを作る事ができない。したが
って、現在のところ、第１２図に示すように、ＳＯＩ形
成の後に、分子線エピタキシャル成長（ＭＢＥ）により
、不純物濃度の低い准結晶ＳＬを堆積し、そこへＭＯ８
型トランジスタを形成する事が試みられている。しかし
、このようにすると、デバイス直−：ｊ− 下に絶縁膜がある事により（１）素子動作が高速になる
、（２）素子間分離が容易となり高集積化が可能である
等のＳＯＩ構造の主要なメリットが消失する。
本発明の目的は、これらのＳ○■のメリットを損う事な
く、不純物添加を用いた同相結晶成長を用いて、充分広
いＳＯＩ領域を形成することにある。
［問題点を解決するための手段］ 上記目的は、非晶質Ｓｉへの不純物添加にイオン打ち込
みその他を用い、かつ、その際、デバイスの動作層とな
る領域にはマスクをかけておき、かつ、そのマスクには
デバイスの電極の全部もしくは一部を用いる事により、
達成される。
［作用コ 不純物の添加によって充分な広さのＳＯＩ領域の形成が
可能となり、イオン打ち込みと、マスクの併用は非晶質
Ｓｉのデバイス動作層に不純物が添加されるのを防止し
く選択ドーピング）、デバイスの電極をマスクに用いる
ことにより、電極に４一 対して自己整合で不純物添加ができるので微細なデバイ
スを作製する事が可能となる。
［実施例コ 実施例１．第１図に示すように本発明を用いてＭＯ８型
電界効果トランジスタを５ｏＩｆに作製した例を以下に
述べる。電気伝導型Ｐ型、抵抗率１０Ωｃｍ、面方位（
１００）の単結晶Ｓｉ基板１上に、厚さ５００Ａの熱酸
化膜２を形成し、通常のフォトリソグラフィー技術を用
いて所望部分に開口部を形成した（第２図）。これを超
高真空（〜１０−１０Ｔｏｒｒ）蒸着装置内に導入し、
電ｆビーム加熱蒸着により厚さ２０００人の非晶質Ｓｉ
３を堆積した。この後、電子サイクロトロン共鳴により
励起した酸素プラズマを用いて厚さ２５０人の５ｊ０２
膜２′を形成した。この時の基板温度は５５０℃とした
。ひき続き、通常のＴ、ＳＩプロセスを用いてＰを〜１
０２’ｃｍ−’程度含んだ多結晶Ｓｉパターン１１を形
成した。これは最終的にはＭＯＳトランジスタのゲート
電極となるゲート長は０．８μｍである。その後、第１
図に示すように多結晶Ｓｉパターン１１をマスクとして
Ｐ＋イオン１４を非晶質Ｓｉ３中に打ち込んだ。
打ち込みは３重打ち込みであり、それぞれの打ち込みエ
ネルギーおよびドーズ量は、（４０ｋｅＶ。
１．０５　Ｘ　１０　”　ｃｍ−２）、（８０ｋｅＶ、
１．．９５Ｘ　１．　Ｏ”　ｃｍ−２）、（１５９ｋｅ
Ｖ、　５．７０　Ｘ１０１５ｃ「２）とした。打ち込み
が終了した時点で、非晶質Ｓｉ中の不純分濃度は深さ方
向に対して常に一定で３Ｘ１０２０ｃｍ−”となる。打
ち込み後の試料の断面図を第３図に示す。これを次に、
電気炉を用いて乾燥Ｎ２中、６００℃の熱処理をしたと
ころ、固相結晶成長が生じ、１０時間後には種結晶領域
７から約１９μｍの距離まで非晶質Ｓｉが基板１と同じ
結晶方位の単結晶となった。
結晶成長が不純物を含まない領域３を通過する間、成長
速度が遅くなるので、最終的な結晶成長距離は従来報告
されている値よりいくぶん短くなっている。ただし、ゲ
ート長はサブミクロンの長さであるにで結晶成長に要す
る時間は短く、結晶成長距離に及ぼす影響は大きくない
。アニール条件をいくつかえらんで実験したところ、温
度４００℃〜８００℃、時間５時間〜５０時間、雰囲気
に不活性ガス及び水素を用いても実現することができた
。結晶成長と同時に不純物原子の電気的活性化も生じる
ので、第４図に示すように、結晶化の終了した時点でＭ
Ｏ８型電界効果トランジスタが完成した。本実施例では
不純物にＰを用いたが、他の電気的に活性な不純物、た
とえば、Ａｓ、Ｂ等であってもよい。この時の不純物濃
度は固飼度限程度である事が一番良いが、その１１５倍
程度まで少くしてもよい。また、素子の動作領域に不純
物を含まない非晶質Ｓｉを用いたが、ここに所望の不純
物を添加してもよい。即ち、非晶質Ｓｉを堆積する段階
で、イオン化ドーピング等の手法を用いて膜全域に不純
物を添加する、あるいは、ゲート電極を形成する前にイ
オン打ち込みの工程を挿入する等を行なうのである。ま
た、微細な素子からなるＬＳＩを製造する場合には、基
板の表面が平坦である事が重要であるので、第５図に示
したように５ｉ０２膜２を基板Ｓｊ１に埋め込む事がが
必要である。この場合、絶縁膜厚は任意の値が可能とな
る。
実施例２９本発明を用いて横型バイポーラをＳｏＩ中に
作製した例を以下に述べる。実施例１で述べたと同様の
手順で、５ｉ０２膜パターンを有する単結晶Ｓｉ基板の
上に非晶質Ｓｉを堆積し、その表面に厚さ２５０人のＳ
ｉＯ□膜を形成した。
この後、プラズマＣＶＤを用いて５ｉ０２を堆積し、厚
さ５０００人の５ｉ０２膜を形成した（第６図）。つい
で、電子線描画技術とマイクロ波を用いた異方性エツチ
ングを併用する事により、第７図に示すように局所的に
コンタクトホールをあけた。この状態で、まず、Ｂ＋イ
オンを打込み（２５ｋｅＶ、４０ｋａＶ、５３ｋａＶの
３重打込み）を行った。これは、バイポーラトランジス
タのベース領域を形成する為のドーピングである。次に
、高不純物濃度の多結晶Ｓｉを堆積し、バイアススパッ
タをする事により、コンタクトホールを多結晶５ｉ１８
で埋めた。この多結晶５ｉ１８が最終的にはベースの引
き出し電極となる。その後、選択エツチングを行なう事
により、ＳｉＯ□２，１７を除去し、第８図に示す構造
とした。この状態でＰ＋イオンを実施例１と同じ条件で
打ち込み、その後、６００℃の熱処理をする事により第
９図に示すように、横型バイポーラトランジスタが完成
した。バイポーラトランジスタにおいても、ＭＯ８型電
界効果トランジスタの実施例における「ただし書き」と
同じ事が言える。即ち、不純物としては電気的に活性な
元素であればなんでも良く、非晶質Ｓｉ形成時あるいは
ベース電極形成前に不純物の添加を全域において行って
もよい等、である。実現可能なアニール条件についても
同様である。また、実施例１，２のいずれにおいても、
Ｓｉ０ｇ膜が基板全面を覆っていても本発明が有効であ
る事は明らかである。その場合には、結晶化したＳｉの
結晶方位を制御する事ができない、デバイスの動作領域
内に結晶粒界が入ってしまう可能性がある等の問題が残
る。
［発明の効果］ 本発明によれば、固相結晶成長法を用いて、種結晶領域
から１０４ｍ以上の範囲にオ）たりＳ　ＯＩ領域を形成
する事ができ、かつ、デバイスの動作領域に必要具Ｉ−
の不純物を添加する事なく、結晶成長用の不純物添加と
デバイス形成用の不純物添加およびグー１〜電極などの
変調用電極の形成を自己整合で実現できるので、高速動
作高集積度というＳＯＩ構造の利点を生かしたサブミク
ロンデバイスの実現に極めて有用である。
【図面の簡単な説明】
第１図は本発明の詳細な説明するための図、第２図〜第
５図は本発明の第１の実施例を示す図、第６図〜第９図
は第２の実施例を示す図、第１０〜第１２図は同相結晶
成長を用いたＳ　ＯＩ構造の形成およびその従来のデバ
イス応用の例を示す面図、第１−３図は不純物を含まな
い場合および■）、あるいはＡｓ、Ｂを含んだ場合のＳ
Ｌの固相成長距離と熱処理時間の関係を示す図である。 １・・・単結晶Ｓｊ基板、２・・・５ｉ０２膜、３・・
・不純物を含まない非晶質Ｓｉ、４・・結晶化したＳｉ
、５・・結晶成長方向、６・・・ＳＯＩ領域、７・種結
晶領域、８・−・多結晶Ｓｊ、９・・・Ｍ　Ｉ（Ｅによ
り形成した単結晶Ｓｉ、１０・・・Ｍ　Ｂ　Ｅにより形
成した多結晶Ｓｉ、１１・・グー１〜電極、１２・・ド
レイン領域、１３・・・ソース領域、１４中イオン打込
み、１５・・・不純物を多く含む非晶質Ｓ　、１．１６
・・Ｍ　ＯＳ型電界トランジスタ、１７・・・プラズマ
ＣＶ　Ｄ法にょる５ｉ０２膜、１８＝−べ−７，電極（
多結晶Ｓｊ）、】−９・・・横型バイポーラ１〜ランジ
スタ、２ｏ・・コレクター領域、２１・・エミッター領
域。 偽　Ｎ

Claims (1)

  1. 【特許請求の範囲】 １、非晶質絶縁膜が表面上に形成された単結晶半導体基
    板上に非晶質半導体膜を形成し、これを熱処理すること
    により該非晶質半導体膜を結晶化せしめる方法において
    、該熱処理前に所望の電気伝導型を与える不純物を上記
    非晶質半導体膜の所望部分に選択的に導入することを特
    徴とする半導体装置の製造方法。 ２、上記不純物の選択的導入は、マスクを用いるイオン
    打込みによって行なわれる特許請求の範囲第１項記載の
    半導体装置の製造方法。
JP61017922A 1986-01-31 1986-01-31 半導体装置の製造方法 Pending JPS62177909A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP61017922A JPS62177909A (ja) 1986-01-31 1986-01-31 半導体装置の製造方法
US07/009,476 US4808546A (en) 1986-01-31 1987-02-02 SOI process for forming a thin film transistor using solid phase epitaxy

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JP61017922A JPS62177909A (ja) 1986-01-31 1986-01-31 半導体装置の製造方法

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