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Die
Erfindung bezieht sich auf ein Halbleiterbauteil der im Anspruch
1 genannten Art sowie auf ein Verfahren zu seiner Herstellung.
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Halbleiterbauteile
mit MOS-Gatesteuerung sind in der Technik gut bekannt. Diese Bauteile schließen Leistungs-MOSFET-Bauteile,
Thyristoren mit MOS-Gatesteuerung,
bipolare Transistoren mit isoliertem Gate (IGBT), Bauteile mit Gate-Abschaltung und dergleichen
ein.
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Die
Herstellungsvorgänge
für derartige
Bauteile schließen
typischerweise eine Anzahl von lithographischen Maskierungsschritten
ein, die kritische Maskenausrichtschritte einschließen. Jeder
dieser kritischen Ausrichtschritte trägt zur Herstellungszeit und
zu Herstellungskosten bei und stellt eine mögliche Ursache von Bauteilfehlern
dar.
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Aus
der
EP 065894041 ist
ein durch Feldeffekt steuerbares Halbleiterbauteil bekannt, bei
dem in über
dem Substrat liegenden Isolier- und Polysiliziumschichten Öffnungen
ausgebildet werden, durch die hindurch Basiszonen eindiffundiert
werden. Nach der Herstellung von Seitenwand-Abstandsstücken in diesen Öffnungen
werden durch die verbleibenden Öffnungen
hindurch Kontaktzonen und Emitterzonen eindiffundiert. Eine später aufgebrachte
Source-Metallisierung erstreckt sich durch Öffnungen in den Emitterzonen
hindurch in die Kontaktzonen.
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Aus
der
DE 44085571 A1 ist
es weiterhin bekannt, den Kontakt zwischen einer Metallisierung
und eindiffundierten Bereichen in dem Substrat über Silizide herzustellen
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Der
Erfindung liegt die Aufgabe zugrunde, bei einem Halbleiterbauteil
bzw. Verfahren der eingangs genannten Art die Anzahl der kritischen
Maskenausrichtvorgänge
sowie die Anzahl der Maskierungsschritte zu verringern, so dass
der Herstellungsertrag vergrößert wird
und die Herstellungskosten verringert werden.
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Diese
Aufgabe wird durch die im Patentanspruch 1 bzw. 9 angegebenen Merkmale
gelöst.
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Vorteilhafte
Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus
den Unteransprüchen.
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Erfindungsgemäß wird ein
neuartiges Verfahren zur Herstellung eines Leistungshalbleiterbauteils
mit MOS-Gatesteuerung dadurch geschaffen, dass eine selbstausgerichtete
Bauteilzelle ohne kritische Ausrichtvorgänge gebildet wird.
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Gemäß der Erfindung
wird ein Halbleiterbauteil dadurch hergestellt, dass eine Schicht
aus Gate-Isoliermaterial über
einem Siliziumsubstrat von einem Leitungstyp ausgebildet wird. Eine
Polysiliziumschicht wird über
der Schicht aus Gate-Isoliermaterial abgeschieden. Eine erste darüberliegende
Isolierschicht wird abgeschieden oder thermisch aufgewachsen, und
ausgewählte
Bereiche werden mit einem Muster versehen und fortgeätzt, um
mit Abstand angeordnete Öffnungen
hierin auszubilden, die darunterliegende Bereiche der Polysiliziumschicht
freilegen. Die darunterliegenden Bereiche der Polysiliziumschicht
werden fortgeätzt,
um mit Abstand voneinander angeordnete Öffnungen zu bilden. Verunreinigungen
des anderen Leitungstyps werden in die Oberflächenbereiche des Siliziumsubstrates
eingeführt,
die sich unterhalb der Öffnungen
in der Polysiliziumschicht befinden, um erste diffundierte Bereiche
zu bilden. Verunreinigungen des einen Leitungstyps werden in die
Oberflächenbereiche
des Siliziumsubstrates eingeführt
und bilden zweite diffundierte Bereiche. Eine zweite darüberliegende
Isolierschicht wird abgeschieden, und ein Teil der zweiten Isolierschicht,
der sich oberhalb der ersten darüberliegenden
Isolierschicht befindet, wird fortgeätzt, um einen verbleibenden
Teil zurückzulassen,
der vertikale Seitenwand-Abstandsstücke entlang der Seitenwände in jeder
der Öffnungen
in der ersten darüberliegenden
Isolierschicht und in der Polysiliziumschicht bildet, wobei ein
Teil jeder der Oberflächenbereiche
des Siliziumsubstrates freigelegt wird. Vertiefungen werden in diesen
freiliegenden Teilen des Oberflächenbereiches
des Siliziumsubstrates bis zu einer Tiefe eingeätzt, die größer als die der zweiten diffundierten
Bereiche ist. Verunreinigungen des anderen Leitungstyps werden in
den Teil der Oberflächenbereiche
des Siliziumsubstrates eingeführt,
um dritte diffundierte Bereiche zu bilden. Die zweiten diffundierten
Bereiche haben eine abschließende
Tiefe, die kleiner als die der dritten diffundierten Bereiche ist.
Alternativ werden die dritten diffundierten Bereiche vor der Abscheidung
der zweiten darüberliegenden
Isolierschicht gebildet. Die ersten diffundierten Bereiche sind
tiefer und breiter als die dritten diffundierten Bereiche, und sie
haben eine niedrigere Konzentration als diese.
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Eine
leitende Kontaktschicht wird abgeschieden, und Teile dieser Schicht
werden mit einem Muster versehen und fortgeätzt, um zumindest einen Sourcekontakt,
der mit den zweiten und dritten diffundierten Bereichen in Kontakt
steht, und zumindest einen Gatekontakt zu bilden.
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Eine
weitere leitende Schicht kann abgeschieden und thermisch derart
behandelt werden, daß Teile
der Schicht, die mit den zweiten und dritten diffundierten Bereichen
in Kontakt stehen, eine Metall-Silizid-Schicht bilden, die eine
elektrische Verbindung zwischen den zweiten und dritten diffundierten Bereichen
ergibt. Teile dieser Schicht, die nicht zur Reaktion gebracht wurden,
werden entfernt.
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Ein
Teil der vertikale Seitenwände
aufweisenden Abstandsstücke
der zweiten darüberliegenden
Isolierschicht und ein Teil der ersten darüberliegenden Isolierschicht
können
vor der Abscheidung der weiteren leitenden Schicht fortgeätzt werden,
und die thermische Behandlung dieser leitenden Schicht bildet somit
weitere Teile der Metall-Silizid-Schicht, die mit der Polysiliziumschicht
in Kontakt stehen und die eine elektrische Verbindung zwischen der
Polysiliziumschicht und den zweiten und dritten diffundierten Bereichen
ergeben.
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Verunreinigungen
oder Fremdatome können dadurch
eingeführt
werden, daß die
Verunreinigungen durch eine Schicht des Gateisolationsmaterials hindurch
in das Siliziumsubstrat implantiert werden, worauf die Verunreinigungen
eingetrieben werden. Der eine Leitungstyp kann von N-Leitungstyp
sein, während
der andere Leitungstyp der P-Leitungstyp sein kann. Die ersten darüberliegenden
Isolierschichten können
eine thermisch aufgewachsene Oxydschicht sein, während die zweite darüberliegende Schicht
eine TEOS-Schicht sein kann.
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Die
weitere leitende Schicht kann Titan oder Wolfram sein. Diese leitende
Schicht kann sehr schnell bei 800°C
wärmebehandelt
werden, oder sie kann sehr schnell bei ungefähr 600°C und nachfolgend bei ungefähr 800°C wärmebehandelt
werden.
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Ausgewählte Bereiche
der Polysiliziumschicht können
mit einem Muster versehen und fortgeätzt werden, und Verunreinigungen
des einen Leitungstyps können
in die Polysiliziumschicht eingeführt werden.
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Eine
Schicht aus Feldisolationsmaterial kann dann oberhalb eines Siliziumsubstrates
ausgebildet werden, in der zumindest ein ausgewählter Bereich mit einem Muster
versehen und fortgeätzt
wird, um zumindest eine Öffnung
und zumindest einen verbleibenden Teil zu bilden. Die Schicht aus
Gateisoliermaterial kann somit oberhalb des Siliziumsubstrates in der Öffnung gebildet
werden, und die Polysiliziumschicht kann in gleicher Weise oberhalb
der Feldisolations- und Gateisolationsmaterialien gebildet werden.
Ausgewählte
Bereiche der ersten darüberliegenden
Isolierschicht können
mit einem Muster versehen und fortgeätzt werden, um erste mit Abstand voneinander
angeordnete Öffnungen,
die darunterliegende Bereiche der Polysiliziumschicht, die oberhalb
der Schicht aus Gateisoliermaterial liegen, freilegen, und zweite
mit Abstand voneinander angeordnete Öffnungen zu bilden, die darunterliegende
Bereiche der Polysiliziumschicht freilegen, die oberhalb des Feldisolationsmaterials
liegen. Die ersten darunterliegenden Bereiche der Polysiliziumschicht
können
fortgeätzt
werden, um weitere mit Abstand voneinander angeordnete Öffnungen
zu bilden, und die Verunreinigungen können dann in die Oberflächenbereiche
des Siliziumsubstrates eingeführt
werden, die unterhalb der weiteren Öffnungen liegen, um die ersten
diffundierten Bereiche zu bilden.
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Die
weitere leitende Schicht kann Titan oder Wolfram sein und kann einer
schnellen Wärmebehandlung
unterworfen werden. Die leitende Kontaktschicht kann ein lötbares Kontaktmaterial
einschließen,
das oberhalb der zweiten leitenden Schicht abgeschieden ist, und
das lötbare
Kontaktmaterial kann ein Trimetall einschließen, das jeweilige Schichten aus
Titan, Nickel und Silber einschließt. Es kann eine Gate-Sammelschiene
ausgebildet werden, die mit einem Teil der Polysiliziumschicht in
Kontakt steht, die über
der Schicht aus Gatesiolationsmaterial liegt. Das Feldisolationsmaterial
kann eine zweite Öffnung einschließen, die
an das Halbleiterbauteil angrenzt und einen Straßen- oder Trennbereich (zwischen
einzelnen Halbleiterplättchen)
bildet, und die Polysiliziumschicht kann ein oder mehrere Polysiliziumringe einschließen, die
oberhalb des Feldisolationsmaterials zwischen der Gate-Sammelschiene
und dem Straßenbereich
liegen.
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Gemäß einem
weiteren Grundgedanken der Erfindung hat ein Halb-leiterbauteil die
in der vorstehend angegebenen Weise ausgebildete Struktur.
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Die
kritischen Ausrichtschritte werden dadurch beseitigt, daß ein Niedrigtemperaturoxyd-Seitenwand-Abstandsstück zur Maskierung
des Ätzens einer
Vertiefung in dem Silizium verwendet wird, und daß eine selektiv
ausgebildete Metallschicht zur Verbindung der Polysiliziumschicht
mit den N+- und P+-Diffusionsbereichen
verwendet wird. Die Niedrigtemperaturoxyd-Seitenwand-Abstandsstücke ergeben
in Kombination mit der selek tiv gebildeten Metallschicht eine Struktur,
die eine Diffusion von Verunreingigungen zu den parasitären DMOS-Bauteil-Kanälen und
an deren Invertierung zur Bildung eines Leckstromes verhindert.
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Weitere
Merkmale und Vorteile der vorliegenden Erfindung werden aus der
folgenden Beschreibung der Erfindung unter Bezugnahme auf die beigefügten Zeichnungen
ersichtlich.
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In
der Zeichnung zeigen:
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1 eine
Querschnittsansicht eines Teils eines Halbleiterplättchens
innerhalb einer Silizium-Halbleiterscheibe, nachdem eine Gateoxydschicht,
eine Polysilizium schicht und eine Niedertemperaturoxyd-Schicht auf
dieser ausgebildet und Öffnungen
in diesen Schichten gebildet wurden, und nachdem leicht dotierte
P-Bereiche und N+-Bereiche in den Öffnungen
ausgebildet wurden,
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2 die
Struktur nach 1 nach dem Abscheiden und Ätzen einer
weiteren Niedrigtemperaturoxyd-Schicht zur Bildung von Seitenwand-Abstandsstücken nach
einer anisotropen Siliziumätzung
zur Bildung einer Vertiefung durch den N+-Bereich und der Bildung
eines P+-Bereiches in den Öffnungen
gefolgt von der Abscheidung einer Photolackschicht und deren Mustergebung,
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3 die
Struktur nach 2, nachdem Teile der Niedrigtemperaturoxyd-Schicht
und der Seitenwand-Abstandsstücke
entfernt wurden, eine wahlweise selektive Metallschicht ausgebildet
wurde und nachfolgend eine Aluminiumschicht abgeschieden und geätzt wurde,
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4 eine äquivalente
Abschlußschaltung, die
durch die in 3 gezeigte Struktur gebildet
wird,
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5 eine
Querschnittsansicht einer weiteren Ausführungsform der vorliegenden
Erfindung, die einen Teil eines Halbleiterplättchens nach der Ausbildung
einer Feldoxydschicht und dessen Musterbildung und nach der nachfolgenden
Abscheidung einer Gateoxydschicht, einer Polysiliziumschicht und einer
Niedertemperaturoxyd-Schicht zeigt,
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6 die
Struktur nach 5 nach der Ausbildung eines
Musters und dem Ätzen
der Niedrigtemperaturoxyd- und Polysilizium-Schichten,
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7 die
Struktur nach 6 nach der Ausbildung der leicht
dotierten P-Bereiche und der N+- und P+-Bereiche und nach der nachfolgenden Ausbildung
von Seitenwand-Abstandsstücken,
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8 die
Struktur der 7 nach der Ausbildung eine selektiven
Metallstopfens und der nachfolgenden Abscheidung und des Ätzens einer
Aluminiumschicht,
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9 eine
Draufsicht auf die Struktur nach 8, und
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10 eine
vergrößerte Querschnittsansicht entlang
der Schnittlinie 9-9 nach 9.
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Die
folgende Beschreibung der bevorzugten Ausführungsformen der Erfindung
beschreibt die Herstellung eines N-Kanal-Leistungs-MOSFET-Bauteils.
Die vorliegende Erfindung ist jedoch genauso auf die Herstellung
eines P-Kanal-Leistungs-MOSFET-Bauteils anwendbar. Weiterhin kann
irgendeine geeignete Modifikation der Grenzschichten verwendet werden,
um das gleiche Verfahren für
die Herstellung von anderen Bauteilen mit MOS-Gatesteuerung zu verwenden,
wie zum Beispiel eines IGBT oder eines Thyristors mit MOS-Gatesteuerung,
unabhängig davon,
ob das Bauteil ein N-Kanal- oder P-Kanal-Bauteil ist.
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Die
Topologie der Bauteile ist vorzugsweise die von hexagonalen oder
sechseckigen Zellen. Es ist jedoch für den Fachmann ersichtlich,
daß das
Verfahren in gleicher Weise auf Zellen anwendbar ist, die irgendeine
polygonale Struktur haben, wie zum Beispiel quadratische oder rechtwinklige
Zellen, unabhängig
davon, ob sie versetzt oder in einer Linie angeordnet sind, sowie
auf ineinander verschränkte Strukturen.
Zunächst
wird auf 1 Bezug genommen, in der ein
Teil einer Halbleiterscheibe oder eines Halbleiterplättchens
gezeigt ist, die eine erste Ausführungsform
eines Bauteilbereiches 12 gemäß der Erfindung zeigt, der
eine sich wiederholende Struktur aufweist. Weiterhin ist ein erstes
Beispiel eines Abschlußbereiches 14 gezeigt.
Abgeänderte
Ausführungsbeispiele
von Abschlußbereichen
können
jedoch genauso anstelle des hier beschriebenen Bereiches 14 eingefügt werden.
Es sind lediglich einige der Elemente im Querschnitt gezeigt. Die
Halbleiterscheibe kann irgendeine gewünschte Größe aufweisen und wird in eine
Vielzahl von Halb leiterplättchen zerschnitten
oder unterteilt. In dieser Beschreibung werden die Ausdrücke "Halbleiterplättchen" und "Halbleiterscheibe" in manchen Fällen auswechselbar
verwendet.
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1 zeigt
eine Halbleiterscheibe mit einem N--Hauptteil 30,
der aus monokristallinem Silizium gebildet ist. Vorzugsweise ist
der N--Hauptteil 30 eine epitaxial
ausgebildete Schicht, die auf einem N+-Substrat 29 aufgewachsen
wurde. Ein Drain(oder Anoden-) Kontakt kann an dem N+-Substrat
angeschlossen werden und kann zur Verbindung an einer der beiden
Oberflächen
des Halbleiterplättchens
verfügbar
sein.
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Der
erste Schritt in dem Verfahren gemäß der Erfindung besteht in
der Ausbildung einer Isolierschicht 31 über dem N--Hauptteil 30.
Die Isolierschicht 31 kann aus einem thermisch aufgewachsenen
Siliziumdioxyd bestehen und eine Dicke von ungefähr 25 nm haben.
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Eine
Polysiliziumschicht 32 wird dann über der Oxydschicht 31 abgeschieden
und hat beispielsweise eine Dicke von 350. Die Polysiliziumschicht kann
in irgendeiner gewünschten
Weise ausgebildet werden, doch wird sie vorzugsweise abgeschieden und
dann sehr stark mit implantiertem Arsen oder durch einen nachfolgenden
CVD-Dotierungsschritt dotiert, beispielsweise durch Einführen von
POCl3 in das Polysilizium.
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Danach
wird eine erste darüberliegende Oxydschicht 33 über der
Polysiliziumschicht mit einer Dicke von vorzugsweise 700 nm ausgebildet.
Vorzugsweise besteht die erste darüberliegende Oxydschicht aus
einer thermisch aufgewachsenen Oxydschicht, die über dem Polysilizium aufgewachsen wurde.
Andere Materialien, wie zum Beispiel Niedrigtemperaturoxyd (LTO),
durch chemische Dampfabscheidung unter Plasmaverstärkung (PECVD)
abgeschiedenes Oxyd (PECVD TEOS) oder in einem Ofen abgeschiedenes
TEOS kann jedoch ebenfalls verwendet werden. Weiterhin kann die
Schicht mit Phosphor dotiert werden.
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Nach
der Abscheidung der ersten darüberliegenden
Oxydschicht 33 wird dann eine geeignete (nicht gezeigte)
Photoabdeck- oder Photolackschicht über der ersten darüberliegenden
Oxydschicht ausgebildet und mit Hilfe eines geeigneten photolithographischen
Maskierungsschrittes mit einem Muster versehen, um in dem Photolack Öffnungen
zur Oberfläche
der ersten darüberliegenden
Schicht zu bilden. Ein anisotroper Oxyd-Ätzvorgang bildet dann eine Öffnung aus,
die bis zur Polysiliziumschicht 32 reicht. Die Polysiliziumschicht
wird dann in einem nachfolgenden anisotropen Ätzvorgang geätzt, der
entsprechende Öffnungen
bis herunter zur Gateoxydschicht bildet. Vorzugsweise sollten die
Seitenwände
der ersten Oxydschicht und der Polysiliziumschicht so weit wie möglich vertikal
sein, um die nachfolgenden Implantierungsschritte genau zu definieren.
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Danach
kann die darunterliegende freiliegende Gateoxydschicht 31 unter
Verwendung einer isotropen Naßätzung oder
einer anisotropen Plasmaätzung
entfernt werden. Es ist jedoch auch möglich, die Gateoxydschicht
bei diesem Schritt intakt zu lassen und dann nachfolgend Ionen mit
einer ausreichend hohen Energie zu implantieren, die die dünne Gateoxydschicht
durchdringt.
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Die
vorstehend verwendeten anisotropen und isotropen Ätzvorgänge sind
für den
Fachmann gut bekannt, und irgendein geeigneter Ätzvorgang kann für diese
Schritte ausgewählt
werden.
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Danach
wird die Photolackschicht abgestreift und eine 7,5 E13-Borimplantierung
wird bei einer Energie von 80 keV durch die Öffnung in der ersten darüberliegenden
Schicht und der Polysiliziumschicht und in das freiliegende Silizium
ausgeführt.
Nach der Implantierung wird die Borimplantierung vom P-Leitungstyp
bei ungefähr
1175°C über vorzugsweise
ungefähr
30 Minuten eingetrieben, um Kanalbereiche 42 und Abschlußbereiche 40, 41 und 43 zu
bilden.
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Eine
relativ hohe N+-Dosis von beispielsweise
3 E15 Arsen oder Phosphor wird dann durch die Öffnungen in den darüberlie genden
Oxyd-/Polysiliziumschichten mit einer Energie von ungefähr 120 keV implantiert,
um nachfolgend die Source-Bereiche 505' und 52 zu bilden. Ein
Diffusionsschritt kann dann folgen.
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Danach
wird eine zweite darüberliegende Oxydschicht über der
Oberfläche
der Halbleiterscheibe nach 1 mit einer
Dicke von ungefähr
700 ausgebildet. Vorzugsweise besteht die zweite darüberliegende
Oxydschicht aus einem in einem Ofen abgeschiedenen TEOS. Andere
Materialien, wie z.B. LTO, PECVD-Oxyd
oder PECVD TEOS können
jedoch ebenfalls verwendet werden. Weiterhin kann die Schicht mit
Phosphor dotiert werden.
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Die
zweite darüberliegende
Schicht wird dann plasmageätzt,
so daß im
wesentlichen die gesamte zweite darüberliegende Schicht, die über den horizontalen
Oberflächen
abgeschieden wurde, beseitigt wird, wobei lediglich vertikale Seitenwand-Abstandsstücke 60, 62, 64, 66 verbleiben,
die eine Dicke von ungefähr
300 nm haben, wie dies in 2 gezeigt
ist. Dann ätzt
ein weiterer anisotroper Ätzvorgang
in die freiliegende Siliziumoberfläche, so daß Löcher oder Vertiefungen 70, 71 und 72 gebildet
werden, die die N+-Bereiche 50, 51 und 52 durchdringen und
die die P-Bereiche 40, 41 und 42 erreichen.
Aufgrund der vertikalen Seitenwand-Abstandsstücke weisen die Löcher oder
Vertiefungen, die in der Siliziumoberfläche ausgebildet werden, einen
kleineren Durchmesser als die Öffnungen
in der Polysiliziumschicht und der ersten darüberliegenden Oxydschicht auf.
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Die
Vertiefungen werden vorzugsweise bis zu einer Tiefe von ungefähr 50–100 nm
geätzt.
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Danach
wird eine Dosis von 3 E15 Bor in das durch das Ätzen der Vertiefungen freigelegte
Siliziumsubstrat implantiert, um stark dotierte Bereich 80, 81 und 82 in
den P-Leitungstyp-Bereichen 40, 41 und 42 auszubilden.
Die Implantation wird bei einer Energie von ungefähr 80 keV
ausgeführt.
Alternativ und vorzugsweise wird die Bor-Implantation vor der Abscheidung
der zweiten darüberliegenden
Oxydschicht ausgeführt,
wobei zu dieser Zeit die Bereich 80, 81 und 82 gebildet
werden.
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Eine
zweite Photolackschicht 88 wird dann über der Oberfläche der
Halbleiterscheibe aufgebracht und in einem zweiten photolithographischen Schritt
mit einem Muster versehen, um Teile der ersten darüberliegenden
Schicht 33 und einen Teil der Seitenwand-Abstandsstücke 60, 62, 64, 66 freizulegen,
die die Vertiefungen 70, 71 und 72 umgeben,
die in der Siliziumoberfläche
ausgebildet sind, wie dies in 2 gezeigt
ist. Gemäß einem
wesentlichen Grundgedanken der vorliegenden Erfindung werden die
Source-, Basis- und Kanalbereiche des Bauteils vorher vor diesem
Schritt definiert, so daß die
Ausrichtung des zweiten photolithographischen Schrittes gegenüber der
Halbleiterscheibe nicht kritisch ist. Wie 2 zeigt,
kann die Ausrichttoleranz des zweiten photolithographischen Schrittes
in irgendeiner bestimmten Richtung so groß sein, wie der Trennungsabstand
zwischen den Wänden
eines jeweiligen Seitenwand-Abstandsstückes.
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Nach
der Ausbildung der Öffnungen
in dem Photolack werden die freiliegenden Teile der ersten darüberliegenden
Schicht und die freiliegenden Teile der Seitenwand-Abstandsstücke durch
einen anisotropen Oxyd-Ätzvorgang
entfernt, um Kontaktbereiche in den N+-Bereichen 50 und 51 und
den N+-Sourcebereichen 52 gemäß 3 freizulegen.
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Die
N+- und P+-Implantierungen
werden dann eingetrieben, vorzugsweise bei einer Temperatur von 975°C für 30 Minuten
und in einer Stickstoffatmosphäre.
Die N+-Bereiche 50, 51 und 52 sind
um einen Betrag flacher als die P+-Bereiche 80, 81 und 82,
der von dem Konstrukteur ausgewählt
und durch die verwendeten Spezies und Dosierungen bestimmt ist. Wenn
der Abschlußbereich 14 eingeschlossen
ist, und gemäß einem
weiteren Grundgedanken der vorliegenden Erfindung, so wird eine
Schicht aus Titan über
der Oberfläche
der Halbleiterscheibe abgeschieden. Die Halbleiterscheibe wird dann
einer schnellen thermischen Wärmebehandlung
(RTA) unterworfen, so daß die
Teile der Titan-Metallschicht, die
mit den N+- und P+-Bereichen
des Siliziumsubstrates in Kontakt stehen, oder die mit der Polysiliziumschicht
in Kontakt stehen, mit dem Silizium reagieren, um Titansilizid zu
bilden. Der RTA-Schritt kann bei ungefähr 800°C ausgeführt werden, oder er kann in einem
zweistufigen Vorgang ausgeführt
werden, bei dem auf eine Wärmebehandlung
bei 600°C
eine Wärmebehandlung
bei 800°C
folgt.
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Die
Titansilizid-Schicht dient zur Verbesserung des Kontaktwiderstandes
an die N+- und P+-Bereiche 50, 51 und 80, 81 und
verbessert damit den Einschaltwiderstand des Bauteils, verbessert
die Durchbruchspannung und vergrößert die
Stromverarbeitungskapazität
des Bauteils. Die Titansilizid-Schicht dient weiterhin als eine
Sperrschicht gegen eine Aluminiumwanderung in das Bauteil.
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Danach
werden die nicht zur Reaktion gebrachten Teile der Titanschicht
unter Verwendung einer selektiven Naßätzung entfernt, wie zum Beispiel in
einer H2SO4/H2O2-Lösung, wobei
die Titansilizid-Kontaktbereiche 90, 91 und 92 verbleiben,
die in 3 gezeigt sind. Die Titansilizid-Schicht verbindet die
P+-Bereiche 70, 71 mit
den N+-Bereichen 50, 51, wodurch
ein absichtlicher Kurzschluß zwischen
den P+- und N+-Bereichen
in dem Abschlußbereich 14 gebildet
wird. Die Titansilizid-Schicht verbindet weiterhin die Polysiliziumschicht 32 mit
den P+- und N+-Bereichen.
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Die
Titanschicht wird weiterhin oberhalb des Bauteilbereiches 12 abgeschieden.
Die Halbleiterscheibe wird dann in der vorstehend beschriebenen Weise
bearbeitet, um weitere Titansilizid-Kontaktbereiche 92 und 94 gemäß 3 zu
bilden. Die Silizid-Kontaktbereiche 93 und 94 sind
jedoch nicht für den
Betrieb des Bauteilbereiches 12 erforderlich und können in
der vorstehend beschriebenen Weise fortgelassen werden.
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Ein
Source-Kontaktmetall, wie zum Beispiel Aluminium, wird dann über der
Oberfläche
der Halbleiterscheibe abgeschieden. Eine weitere (nicht gezeigte)
Photolackschicht wird dann über
der Kontaktmetallschicht aufgebracht und in einem photolithographischen
Schritt mit einem Muster versehen, um die Gate-Sammelschiene 100 und
den Source-Kontakt 101 zu bilden. Die Aus richtung dieses
photolithographischen Schrittes gegenüber der Halbleiterscheibe ist
ebenfalls nicht kritisch. Nachdem die Photolackschicht mit einem
Muster versehen wurde, wird die Kontaktmetallschicht dann in einem
anisotropen Ätzvorgang
geätzt,
um die Gate-Sammelschiene 100 und den Source-Kontakt 101 gemäß 3 zu
bilden.
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Ein
(nicht gezeigter) Drain- (oder Anoden-) Kontakt kann dann mit der
unteren Oberfläche
des N+-Substrates 29 verbunden
werden und zur Verbindung an einer der Oberflächen des Halbleiterplättchens
zur Verfügung
stehen. Wenn das Bauteil ein IGBT ist, sind eine dünne N+-Pufferschicht und eine P+-Bodenschicht ebenfalls
an der unteren Oberfläche der
Halbleiterscheibe vorhanden.
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4 zeigt
die Äquivalentschaltung
des Abschlußbereiches 14 nach 3.
Ein Drainkontakt ist zu dem N+-Substrat 29 und
zu dem Titansilizid-Segment 90 nach 3 hergestellt,
um die Substrate der Abschlußbauteile 110, 111 und 112 mit
dem Drainanschluß des
Bauteils 110 zu verbinden.
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Der
in 4 gezeigte Sourceanschluß stellt den Source-Aluminiumkontakt 101 nach 3 dar, und
der in 4 gezeigte Gateanschluß stellt die Gate-Sammelschiene 100 nach 3 dar.
Es sei bemerkt, daß das
in 3 gezeigte Titansilizid-Segment 32 die
Drain-Elektrode des Bauteils 112 mit der Source und dem
Gate des Bauteils 111 nach 4 verbindet.
Das in 3 gezeigte Silizidsegment 91 verbindet
die Drainelektrode des Bauteils 111 mit der Sor uce und
dem Gate des Bauteils 110 nach 4.
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Ein
weiterer Grundgedanke der Erfindung, der eine Halbleiterscheibe
mit einem alternativen Bauteilbereich 16 und einem alternativen
Abschlußbereich 18 zeigt,
ist in 5 gezeigt. Es sei bemerkt, daß der Abschlußbereich 16 in
das Bauteil 12 nach 3 anstelle
des Abschlußbereiches 14 eingefügt werden
kann. In ähnlicher
Weise kann der Abschlußbereich 14 nach 3 mit
dem Bauteilbereich 16 nach 5 verwendet
werden.
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Eine
in 5 gezeigte Feldoxydschicht 120 wird über dem
N--Hauptteil 30 vor der Ausbildung
einer Gatoxydschicht ausgebildet. Eine Photolackschicht wird oberhalb
des Feldoxydes abgeschieden und dann in einem ersten photolithographischen Maskierungsschritt
mit einem Muster versehen, um Öffnungen
in der Feldoxydschicht zu bilden. Die freiliegenden Teile des Feldoxydes
werden dann fortgeätzt,
um die aktiven Bauteilbereiche freizulegen. Die Gateoxyd-Isolierschicht 131 wird
dann über
den aktiven Bauteilbereichen aufgewachsen, und die Polysiliziumschicht 132 und
die erste darüberliegende Oxydschicht 133 werden
dann über
den Gateoxyd- und Feldoxyd-Schichten in der vorstehend beschriebenen
Weise ausgebildet. Das Bauteil kann dann in einer Weise verarbeitet
werden, die der vorstehend beschriebenen Weise ähnlich ist.
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Wie
dies in 6 gezeigt ist, kann eine zweite
(nicht gezeigte) Photolackschicht dann über der ersten darüberliegenden
Oxydschicht 133 ausgebildet und in einem geeigneten photolithographischen Maskierungsschritt
mit einem Muster versehen werden, um Öffnungen zur Oberfläche der
ersten darüberliegenden
Schicht zu bilden. Der freiliegende Teil der ersten darüberliegenden
Oxydschicht wird dann geätzt,
um entsprechende Öffnungen 135, 136 und 137 in
der ersten darüberliegenden
Oxydschicht auszubilden, die Teile der Polysiliziumchicht freilegen.
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Gemäß diesem
Grundgedanken der vorliegenden Erfindung wird eine dritte Photolackschicht 134 dann über der
Oberfläche
der Halbleiterscheibe abgeschieden und mit einem Muster versehen,
um die aktiven Bauteilbereiche freizulegen. Die Ausrichtung der
dritten Photolackschicht mit der Halbleiterscheibe ist nicht kritisch.
Die freiliegenden Teile der Polysiliziumschicht, die über den
aktiven Bauteilbereichen 16 liegen, werden dann bis herunter
zur Gatoxydschicht geätzt.
Die Polysiliziumschicht ist jedoch durch die erste darüberliegende
Oxydschicht und nicht durch die zweite Photolackschicht maskiert.
Die Photolackschicht dient lediglich dazu, das Ätzen der Bereiche der Polysiliziumschicht
oberhalb des Feldoxydes zu verhindern, wie dies in 6 gezeigt
ist. Die Photolackschicht wird dann abgestreift.
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Danach
werden gemäß 7 die
Kanalimplantierungsbereiche 140 und 141 von P-Leitungstyp implantiert
und in der vorstehend beschriebenen Weise eingetrieben. In der ebenfalls
vorstehend beschriebenen Weise wird dann die N+-Source-Implantierung durch
die Öffnungen
in der Polysiliziumschicht und der ersten darüberliegenden Oxydschicht eingeführt, und
sie kann dann eingetrieben werden.
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Bei
dieser Ausführungsform
wird jedoch die P+-Bor-Basisimplantierung
bei einer niedrigeren Dosis von 1 E15 eingeführt, um die in 7 gezeigten Bereiche 180, 181 zu
bilden. Danach wird die zweite darüberliegende Oxydschicht dann
oberhalb der Oberfläche
der Halbleiterscheibe ausgebildet und dann geätzt, wie dies vorstehend beschrieben
wurde, um das Seitenwand-Abstandsstück 160 in dem Abschlußbereich 18 und
Abstandsstücke 161 und 162 in
dem Bauteilbereich 16 auszubilden.
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Diese
Abscheidung kann bei einer ausreichenden Temperatur und Zeit erfolgen,
um die P+-Implantierung einzutreiben. Alternativ
können
die P+- (und N+-)
Implantierungen dann bei einer Temperatur von 900°C eingetrieben
werden, um flache Source- und Basisbereiche zu bilden. Typischerweise
weist der Sorucebereich eine Tiefe von angenähert 0,2 μm auf.
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Danach
werden in der in 8 gezeigten Weise Vertiefungen 170, 171 und 172 anisotrop durch
die N+-Schichten hindurch geätzt, um
in der vorstehend beschriebenen Weise die P+-Basisschicht zu erreichen.
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Dann
kann eine wahlweise Titanschicht in der vorstehend beschriebenen
Weise abgeschieden und dann einer Wwärmebehandlung unterworfen werden,
um Titansilizid-Stopfen 190, 191 und 192 im Inneren
der Vertiefungen 170, 171 zu bilden. Bei dieser
Ausführungsform
verbleibt die Gesamtheit jedes der Seitenwand-Abstandsstücke 160, 161, 162 intakt,
so daß das
Silizid ledig lich in den Vertiefungen gebildet wird. Die Teile des
Titans, bei denen keine Reaktion aufgetreten ist, werden dann entfernt,
wie dies ebenfalls vorstehend beschrieben wurde. Alternativ wird
Wolfram selektiv über
den freiliegenden Silizium- und Polysilizium-Bereichen abgeschieden und
dann einer Wärmebehandlung
unterworfen, um Wolframsilizid-Stopfen zu bilden.
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Als
eine Alternative zu den vorstehenden Verfahrensschritten wird die
zweite Photolackschicht mit einem Muster versehen, um Öffnungen
in dem Bauteilbereich 16, jedoch nicht in dem Abschlußbereich 18 zu
bilden, so daß der
nachfolgende Oxydätzschritt Öffnungen 136 und 137,
nicht jedoch Öffnungen 135 bildet.
Die Abscheidung der dritten Photolackschicht wird zu dieser Zeit
nicht ausgeführt.
Stattdessen werden die freiliegenden Bereiche der Polysiliziumschicht
in dem Bauteilbereich 16 geätzt. Dann werden die P-Leitungstyp-Kanalimplantierung,
die N+-Source-Implantierung und die P+-Basisimplantierung ausgeführt, und
die zweite darüberliegende Oxydschicht
wird dann ausgebildet und geätzt,
um Seitenwand-Abstandsstücke 161 und 162 in
dem Bauteilbereich 18 zu bilden. Die Vertiefungen 170 und 171 werden
danach in dem Bauteilbereich geätzt.
Dann wird die dritte Photolackschicht abgeschieden und mit einem
Muster versehen, um Öffnungen
in dem Abschlußbreich 18 zu
bilden, und der freiliegende Teil der ersten darüberliegenden Oxydschicht, der
sich in diesem Bereich befindet, wird geätzt. Danach wird Titan oder
Wolfram abgeschieden und einer Wärmebehandlung
unterworfen, um die Titan- oder Wolframsilizid-Stopfen zu bilden.
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Danach
wird ein Kontaktmetall, wie zum Beispiel Aluminium, über der
Oberfläche
des Bauteils abgeschieden, um die Öffnungen in den darüberliegenden
Oxyd- und Polysilizium-Schichten und die Öffnungen in dem Siliziumsubstrat
oberhalb der Stopfen zu füllen,
wie dies in 8 gezeigt ist. Alternativ wird,
wenn das Titan fortgelassen wird, das Kontaktmetall direkt über den
Vertiefungen 170, 171 abgeschieden. Wenn die Silizid-Stopfen 190, 191 vorgesehen
sind, verbinden sie die N+-Sourcebereiche mit
ihren jeweiligen darunterliegenden P+- Basisbereichen, die
im übrigen
mit dem Kontaktmetall verbunden sind. Eine vierte Photolackschicht
wird dann oberhalb des Aluminiums abgeschieden und unter Verwendung
eines vierten unkritischen photolithographischen Schrittes mit einem
Muster versehen. Die Aluminiumschicht wird dann geätzt, um
die Gate-Sammelschiene 200 und
den Sourcekontakt 201 zu bilden.
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Als
weitere Alternative wird lötbares
Kontaktmetall, wie z.B. ein Trimetall aus Schichten von Titan, Nickel
und Silber über
der Oberfläche
des Bauteils oberhalb der Aluminiumschicht abgeschieden. Dieses
lötbare
Deckmaterial wird dann in der vorstehend beschriebenen Weise mit
einem Muster versehen und bildet die Gate-Sammelschiene 200 und
den Source-Kontakt 201.
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Es
sei weiterhin bemerkt, daß als
eine weitere Alternative die Polysiliziumschicht 32 oder 132 ebenfalls
Polysilizium-Dioden einschließt.
Hier wird die Polysiliziumschicht abgeschieden und dann mit implantiertem
Arsen oder Phosphor dotiert, worauf ein zusätzlicher photolithographischer
Maskierungsschritt die Diodenbereiche in dem Polysilizium definiert.
Die Polysilizium-Dioden
werden dann geätzt, worauf
der Photolack entfernt wird. Danach wird eine N+-Arsen-Implantation über die
gesamte verbleibende Polysiliziumschicht eingeführt. Dann wird die erste darüberliegende
Oxydschicht oberhalb der Oberfläche
der Halbleiterscheibe abgeschieden und das Verfahren wird in der
vorstehend beschriebenen Weise abgesetzt.
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9 zeigt
eine Draufsicht des im Querschnitt in 8 gezeigten
Bauteils. Die Gate-Sammelschiene 200 ist so gezeigt, daß sie mit
Teilen der Polysiliziumschicht 132 in Kontakt steht, die über dem
Feldoxyd liegt. Der Source-Kontakt 201 ist so gezeigt,
als ob er über
den Abschlußzellen 220, 222 und 224 liegt,
die typischerweise einen Abstand von 1,5 μm haben. Weiterhin sind Bauteilzellen 230 gezeigt,
die typischerweise eine Zellengröße von 2,5 μm und einen
Abstand von 3,5 μm
haben. Eine Querschnittsansicht von zwei dieser Zellen ist in 10 gezeigt.
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9 zeigt
weiterhin Teile der Polysiliziumringe 240, die über dem
Feldoxyd zwischen der Gate-Sammelschiene 200 und der Straße 203 liegen.
Die Polysiliziumringe werden auf einem schwimmenden Potential gehalten.
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Gemäß der vorliegenden
Erfindung wird die Dichte der in 9 gezeigten
Zellen stark bis zu einer Dichte von ungefähr 20 Mio. Zellen pro Quadratzoll
vergrößert.