[go: up one dir, main page]

KR100269289B1 - 실리콘막의결정화방법 - Google Patents

실리콘막의결정화방법 Download PDF

Info

Publication number
KR100269289B1
KR100269289B1 KR1019970005053A KR19970005053A KR100269289B1 KR 100269289 B1 KR100269289 B1 KR 100269289B1 KR 1019970005053 A KR1019970005053 A KR 1019970005053A KR 19970005053 A KR19970005053 A KR 19970005053A KR 100269289 B1 KR100269289 B1 KR 100269289B1
Authority
KR
South Korea
Prior art keywords
film
silicon film
silicon
amorphous
crystallizing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019970005053A
Other languages
English (en)
Other versions
KR19980068459A (ko
Inventor
이주형
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019970005053A priority Critical patent/KR100269289B1/ko
Priority to US09/026,538 priority patent/US6057213A/en
Publication of KR19980068459A publication Critical patent/KR19980068459A/ko
Application granted granted Critical
Publication of KR100269289B1 publication Critical patent/KR100269289B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02441Group 14 semiconducting materials
    • H01L21/0245Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02488Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/02502Layer structure consisting of two layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02587Structure
    • H01L21/0259Microstructure
    • H01L21/02595Microstructure polycrystalline
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02664Aftertreatments
    • H01L21/02667Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02664Aftertreatments
    • H01L21/02667Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/01Manufacture or treatment
    • H10D30/021Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
    • H10D30/0314Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral top-gate TFTs comprising only a single gate
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/01Manufacture or treatment
    • H10D30/021Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)

Abstract

실리콘막을 결정화하는 방법에 대해 개시되어 있다. 이 결정화방법은 절연막 상에 비정질실리콘막과 다결정실리콘막을 연속하여 증착하는 단계와, 다결정실리콘막에 실리콘이온(Si+)을 주입하여 비정질화시키는 단계 및 결과물을 열처리하여 다결정실리콘막을 재결정화시키는 단계를 구비하여 이루어진다. 이 방법에 따르면, 결정의 그레인 크기가 크고 균일한 다결정실리콘막을 얻을 수 있다.

Description

실리콘막의 결정화방법{Method for crystallizing a silicon film}
본 발명은 실리콘막의 결정화 방법에 관한 것으로, 특히 실리콘 이온주입을 이용한 실리콘막의 결정화 방법에 관한 것이다.
액정 표시장치(Liquid Crystal Display; 이하 "LCD"라 칭함)는, 전기장에 의하여 분자의 배열이 변화하는 액정의 광학적 성질을 이용하는 액정기술과 반도체기술을 융합한 대표적인 평판 표시장치이다. 이러한 LCD의 스위칭소자로 박막 트랜지스터(Thin Film Transistor; 이하, TFT로 칭함)가 주로 사용되고 있는데, 이 TFT의 채널(channel)로 사용되는 반도체층을 다결정실리콘으로 제작(이하, 다결정실리콘-TFT라 칭함)하기 위해서는 먼저 기판상에 형성된 비정질 상태의 실리콘막을 결정화해야 할 필요가 있다.
상기 다결정실리콘-TFT의 반도체층인 다결정실리콘 박막을 형성하기 위한 대표적인 결정화 방법은 실리콘이온(Si+) 주입(Seed Selection through Ion Channeling; SSIC) 방법이다. 현재 이 SSIC 방법은 실제 제품에 도입되어 널리 사용되고 있는데, 도 1 내지 도 3을 참조하여 이 SSIC 방법을 간략히 설명하기로 한다.
도 1을 참조하면, 먼저 기판(10)위에 산화막(SiO2) 등과 같은 절연막(15)을 소정두께 형성한 후, 상기 절연막(15)위에 630℃ 정도의 온도에서 800Å 정도의 두께로 다결정실리콘을 증착하여 다결정실리콘막(20)을 형성한다.
도 2를 참조하면, 상기 다결정실리콘막(20)에 실리콘이온(Si+)을 주입하는데, 이 이온주입 공정은 50KeV 정도의 주입에너지와, 1.4×1015∼ 2.0×1015이온/㎠ 정도의 실리콘이온(Si+)의 도우즈(dose)로 이루어진다. 이 실리콘이온(Si+)의 주입은 상기한 바와 같은 정도로 주입에너지와 도우즈가 조절되는데, 이에 따라 다결정상태의 결정이 깨어지고 원하는 정도의 시드(seed)만 남은 비정질(amorphous) 상태가 된다.
도 3을 참조하면, 비정질 상태로된 상기 다결정실리콘막(20)을 600℃ 정도의 온도에서 48시간 이상 열처리하여 결정화시킨다. 이 열처리 공정에 의해, 상기 다결정실리콘막(20) 내에 존재하는 시드(seed)로부터 결정이 자라나서 결정화가 이루어진다. 이 때, 형성된 결정의 그레인 크기(grain size)는 약 0.5㎛ 이하이고, 이 다결정실리콘의 이동도(mobility)는 80정도가 된다.
도 4는 상기한 종래의 실리콘 결정화 방법의 열처리 시간 및 실리콘이온(Si+)의 도우즈에 따른 그레인 크기를 나타낸 그래프이다.
도 4를 참조하면, 실리콘이온(Si+)의 도우즈 및 열처리 시간이 길수록 큰 그레인 크기를 갖는 다결정실리콘막을 얻을 수 있으며, 특히 1.0㎛ 이상의 큰 그레인 크기를 갖는 다결정실리콘막을 얻기 위해서는 50시간 이상의 열처리가 필요함을 알 수 있다.
일반적으로, 우수한 성능의 TFT 소자를 제조하기 위해서는 다결정실리콘의 결정의 크기가 커야 하고, 결정의 결함밀도 및 표면 거칠기(surface roughness)가 작아야 한다. 특히, 결정립계와 결정 결함들은 전하운반자의 이동에 의해 산란인자로 작용하여 전계효과 이동도를 떨어뜨리는 주요한 원인이 된다. 따라서, 다결정실리콘-TFT는 가능한 한 그레인의 크기가 큰 다결정 실리콘층을 이용하여 제작하는 것이 유리하다. 상기한 종래의 방법에 의하면, 실리콘이온(Si+) 주입후 열처리에 의한 재결정화시 시드(seed)가 되는 부분은 대부분 하부의 산화막과 다결정실리콘막의 계면, 그리고 다결정실리콘막 내부에 형성된다. 따라서, 상기 산화막과 다결정실리콘막 계면과 다결정실리콘막의 내부 두 곳으로부터 결정화가 이루어지기 때문에, 결정의 크기가 비교적 작게 된다. 그러므로, 초기에 증착된 다결정실리콘의 결정을 깨뜨리고 시드(seed)가 될 부분을 적절히 남겨놓기 위해서는 실리콘이온(Si+)의 도우즈가 증가하여야 하고, 이렇게 실리콘이온(Si+)의 도우즈가 증가하면 결정화를 위한 열처리 시간이 급격히 증가하게 되어 공정시간이 증가하는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 보다 큰 그레인 크기를 갖는 다결정실리콘막을 효과적으로 형성할 수 있는 실리콘막의 결정화 방법을 제공하는 것이다.
도 1 내지 도 3은 종래의 일 방법에 의한 실리콘막의 결정화 방법을 설명하기 위한 단면도들이다.
도 4는 상기한 종래의 실리콘 결정화 방법의 결과 열처리 시간 및 실리콘이온(Si+)의 도우즈에 따른 그레인 크기를 나타낸 그래프이다.
도 5 내지 도 7은 본 발명에 의한 실리콘막의 결정화 방법을 설명하기 위한 단면도들이다.
상기 과제를 이루기 위하여 본 발명에 의한 실리콘막의 결정화 방법은, 절연막위에 비정질실리콘막과 다결정실리콘막을 연속하여 증착하는 단계와, 상기 다결정실리콘막에 실리콘이온(Si+)을 주입하여 비정질화시키는 단계, 및 결과물을 열처리하여 상기 다결정실리콘막을 재결정화시키는 단계를 구비하는 것을 특징으로 한다.
여기서, 상기 비정질실리콘막은 420℃ ∼ 550℃의 온도에서, 상기 다결정실리콘막은 550℃ ∼ 650℃의 온도에서 증착하는 것이 바람직하다. 또한, 상기 다결정실리콘막을 증착하는 단계는 상기 비정질실리콘막 증착후 진공을 그대로 유지한 채 진행되고, 상기 실리콘이온(Si+)을 주입할 때에는 0° ∼ 7°의 틸트각도로 주입하는 것이 바람직하다.
본 발명에 따르면, 다결정실리콘막 내부에만 시드(seed)가 형성되도록 함으로써 결정화가 한 방향으로만 진행되어 결정립의 그레인 크기가 크고 균일한 다결정실리콘막을 얻을 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
도 5 내지 도 7은 본 발명에 의한 실리콘막의 결정화 방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 먼저 기판(50)위에 산화막(SiO2) 등과 같은 절연막(55)을 소정두께 형성한다. 다음에, 상기 절연막(55)위에 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD) 방법을 사용하여 420℃ ∼ 550℃ 정도의 온도에서 500Å 정도의 두께로 비정질실리콘막(60)을 증착한다. 이어서, 챔버의 온도를 550℃ ∼ 650℃ 정도로 올린 후 연속해서 300Å 정도의 두께로 다결정실리콘막(65)을 형성한다. 이 때, 상기 비정질실리콘막(60) 증착 후 챔버의 진공을 그대로 유지한채(vacuum break 없이) 다결정실리콘막(65)을 증착한다. 상기 비정질실리콘막(60)은 증착된 초기 상태에서는 시드(seed)가 될 결정성분이 없고, 이후 다결정실리콘막(65) 증착시 핵생성이 일부 일어나지만 이 핵생성은 이후에 실리콘이온(Si+) 주입공정에서 모두 파괴된다.
도 6을 참조하면, 상기 다결정실리콘막(65)에 실리콘이온(Si+)을 주입하는데, 이 이온주입 공정은 50KeV 정도의 주입에너지와, 5.0×1014∼ 8.0×1014이온/㎠ 정도의 실리콘이온(Si+)의 도우즈(dose)로 이루어진다. 그리고, 상기 실리콘이온(Si+)은 0°∼ 7° 정도 틸트각도(tilt angle)를 주어 주입한다. 상기 실리콘이온(Si+)의 주입에 의해 다결정실리콘막의 결정이 깨어지고 소정의 시드(seed)만 남게된다.
도 7을 참조하면, 상기 결과물을 600℃ 정도의 온도에서 48시간 이하의 시간동안 열처리함으로써 상기 다결정실리콘막(65)을 결정화시킨다. 이 열처리 공정에 의해, 상기 다결정실리콘막(65) 내에 존재하는 시드(seed)로부터 결정립계가 자라나서 결정화가 이루어진다. 종래에는 시드(seed)가 다결정실리콘막 내부뿐만 아니라 산화막과 다결정실리콘막의 계면에서도 형성되어 결정화가 두 방향으로 진행되기 때문에 결정의 그레인 크기가 작고 불균일하였다. 그러나, 본 발명에서는 다결정실리콘막 내부에만 시드(seed)가 형성되도록 함으로써 결정화가 한 방향으로만 진행되어 결정립의 그레인 크기가 크고 균일한 다결정실리콘막을 얻을 수 있다.
이 때, 형성된 결정립의 그레인 크기(grain size)는 약 0.7㎛ 정도로서 종래의 0.5㎛보다 상당히 크며, 이동도(mobility)는 100 정도이다.
이상 본 발명을 상세히 설명하였으나, 본 발명은 이에 한정되지 않으며 본 발명이 속하는 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.
상술한 본 발명에 의한 실리콘막의 결정화 방법에 의하면, 소정 두께의 비정질실리콘막과 다결정실리콘막을 연속하여 증착한 후 실리콘이온(Si+)을 주입함으로써, 다결정실리콘막 내부에만 시드(seed)가 형성되도록한다. 따라서, 결정화가 한 방향으로만 진행되도록하여 결정립의 그레인 크기가 크고 균일한 다결정실리콘막을 얻을 수 있다.

Claims (4)

  1. 절연막 상에 비정질실리콘막을 증착하는 단계;
    상기 비정질실리콘막 상에, 상기 비정질실리콘막을 증착한 설비의 진공을 그대로 유지한 채 연속하여 다결정실리콘막을 증착하는 단계;
    상기 다결정실리콘막에 실리콘이온(Si+)을 주입하여 비정질화시키는 단계; 및
    결과물을 열처리하여 비정질화된 다결정실리콘막을 재결정화시키는 단계를 구비하는 것을 특징으로 하는 실리콘막의 결정화방법.
  2. 제 1 항에 있어서, 상기 비정질실리콘막은,
    420℃ ∼ 550℃의 온도에서 증착하는 것을 특징으로 하는 실리콘막의 결정화방법.
  3. 제 1 항에 있어서, 상기 다결정실리콘막은,
    550℃ ∼ 650℃의 온도에서 증착하는 것을 특징으로 하는 실리콘막의 결정화방법.
  4. 제 1 항에 있어서, 상기 실리콘이온(Si+)은,
    0° ∼ 7°의 틸트각도로 주입하는 것을 특징으로 하는 실리콘막의 결정화방법.
KR1019970005053A 1997-02-19 1997-02-19 실리콘막의결정화방법 Expired - Fee Related KR100269289B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019970005053A KR100269289B1 (ko) 1997-02-19 1997-02-19 실리콘막의결정화방법
US09/026,538 US6057213A (en) 1997-02-19 1998-02-19 Methods of forming polycrystalline semiconductor layers

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970005053A KR100269289B1 (ko) 1997-02-19 1997-02-19 실리콘막의결정화방법

Publications (2)

Publication Number Publication Date
KR19980068459A KR19980068459A (ko) 1998-10-15
KR100269289B1 true KR100269289B1 (ko) 2000-10-16

Family

ID=19497464

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970005053A Expired - Fee Related KR100269289B1 (ko) 1997-02-19 1997-02-19 실리콘막의결정화방법

Country Status (2)

Country Link
US (1) US6057213A (ko)
KR (1) KR100269289B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6399458B1 (en) * 1999-09-21 2002-06-04 International Business Machines Corporation Optimized reachthrough implant for simultaneously forming an MOS capacitor
KR100460209B1 (ko) * 2002-11-08 2004-12-04 엘지.필립스 엘시디 주식회사 비정질 실리콘층의 결정화 방법
KR20100074193A (ko) * 2007-09-21 2010-07-01 더 트러스티이스 오브 콜롬비아 유니버시티 인 더 시티 오브 뉴욕 박막 트랜지스터에서 사용되는 측면 결정화된 반도체 섬의 집합
CN104992899A (zh) * 2015-06-09 2015-10-21 深圳市华星光电技术有限公司 多晶硅薄膜的制备方法及多晶硅tft结构
CN106876401B (zh) * 2017-03-07 2018-10-30 长江存储科技有限责任公司 存储器件的形成方法
US10651039B2 (en) * 2017-12-29 2020-05-12 Texas Instruments Incorporated Polysilicon gate formation in CMOS transistors

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6178119A (ja) * 1984-09-25 1986-04-21 Sony Corp 半導体の製造方法
JPS61131413A (ja) * 1984-11-30 1986-06-19 Sony Corp 半導体薄膜の形成方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55115341A (en) * 1979-02-28 1980-09-05 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device
US4654958A (en) * 1985-02-11 1987-04-07 Intel Corporation Process for forming isolated silicon regions and field-effect devices on a silicon substrate
US4904611A (en) * 1987-09-18 1990-02-27 Xerox Corporation Formation of large grain polycrystalline films
JPH01162376A (ja) * 1987-12-18 1989-06-26 Fujitsu Ltd 半導体装置の製造方法
US5318919A (en) * 1990-07-31 1994-06-07 Sanyo Electric Co., Ltd. Manufacturing method of thin film transistor
US5529951A (en) * 1993-11-02 1996-06-25 Sony Corporation Method of forming polycrystalline silicon layer on substrate by large area excimer laser irradiation
US5393682A (en) * 1993-12-13 1995-02-28 Taiwan Semiconductor Manufacturing Company Method of making tapered poly profile for TFT device manufacturing
US5399883A (en) * 1994-05-04 1995-03-21 North Carolina State University At Raleigh High voltage silicon carbide MESFETs and methods of fabricating same
US5543348A (en) * 1995-03-29 1996-08-06 Kabushiki Kaisha Toshiba Controlled recrystallization of buried strap in a semiconductor memory device
US5652156A (en) * 1995-04-10 1997-07-29 Taiwan Semiconductor Manufacturing Company Ltd. Layered polysilicon deposition method
US5614428A (en) * 1995-10-23 1997-03-25 Lsi Logic Corporation Process and structure for reduction of channeling during implantation of source and drain regions in formation of MOS integrated circuit structures

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6178119A (ja) * 1984-09-25 1986-04-21 Sony Corp 半導体の製造方法
JPS61131413A (ja) * 1984-11-30 1986-06-19 Sony Corp 半導体薄膜の形成方法

Also Published As

Publication number Publication date
KR19980068459A (ko) 1998-10-15
US6057213A (en) 2000-05-02

Similar Documents

Publication Publication Date Title
US6867074B2 (en) Method of fabricating a polysilicon layer
US5646424A (en) Transistor device employing crystallization catalyst
US7781765B2 (en) Mask for crystallizing polysilicon and a method for forming thin film transistor using the mask
US6541313B2 (en) Transistor and process for fabricating the same
KR970006723B1 (ko) 입자 크기가 큰 다결정 규소 박막의 제조방법
EP1612852A1 (en) Thin film transistor having no grain boundary and method for fabricating the same
KR100269289B1 (ko) 실리콘막의결정화방법
US7767558B2 (en) Method of crystallizing amorphous silicon and device fabricated using the same
US6812072B2 (en) Method for crystallizing amorphous film and method for fabricating LCD by using the same
US7235466B2 (en) Method of fabricating a polysilicon layer
KR930010978B1 (ko) 박막트랜지스터의 제조방법
US5821157A (en) Argon amorphizing polysilicon layer fabrication
JPH0738118A (ja) 薄膜トランジスタの製造方法
JPH10125923A (ja) 半導体素子及びその製造方法
JP3269730B2 (ja) 半導体基板の製造方法及び半導体装置の製造方法
KR20010071123A (ko) 액정표시장치용 tft 어레이기판과 그 제조방법 및그것을 이용한 액정표시장치와 그 제조방법
KR100366960B1 (ko) 실리콘 결정화 방법
KR100366959B1 (ko) 실리콘 결정화방법
JPH0541519A (ja) 薄膜トランジスタおよびその製造方法
KR100531413B1 (ko) 실리콘 결정화 방법
JP3192544B2 (ja) 半導体基板の製造方法および半導体装置の製造方法
JPH0637032A (ja) 半導体装置の製造方法
JPH04243137A (ja) 半導体装置の製造方法
KR100296141B1 (ko) 비정질 실리콘 박막의 선택적 실리콘 이온주입 및 레이저 결정화를 이용한 박막 트랜지스터 제조방법
US20070048983A1 (en) Method of fabricating silicon thin film layer

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 11

FPAY Annual fee payment

Payment date: 20110719

Year of fee payment: 12

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 12

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20120721

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R14-asn-PN2301

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20120721