JPH0541519A - 薄膜トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 素子サイズを増加させることなく、またオン
特性を劣化させることなく、オフ電流の少ない薄膜トラ
ンジスタを提供すること。 【構成】 ソース電極部２s、ドレイン電極部２dおよび
それらの間に形成されたチャネル領域２cが多結晶シリ
コン（poly-Ｓi）により形成された薄膜トランジスタ
（ＴＦＴ）において、前記チャネル領域２cのソース／
ドレイン接合付近の結晶粒界が、トランジスタ動作時の
電流方向と平行になっている。前記ＴＦＴを製造する
際、前記多結晶シリコンの結晶成長過程は、レーザ照
射、およびシリコンイオン注入後熱処理する２段階より
なる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＬＣＤなどのアクティ
ブ・マトリックスディスィスプレイ装置の画素スイッチ
ング素子として用いられるpoly-Ｓi ＴＥＴの構造及び
製造方法に関するものである。

【０００２】

【従来の技術】従来、ＬＣＤのスイッチング素子として
アモルファスシリコン（a-Si)ＴＦＴが用いられてきた
が、周辺回路の高集積化をねらってpoly-Ｓi ＴＦＴを
用いることが検討され始めている。ところが、従来のpo
ly-Ｓi ＴＦＴでは、オフ電流がゲ−ト電圧に依存して
増大するために、スイッチング素子として用いた場合に
映像信号の保持特性が悪くなるという問題があった。こ
のオフ電流の増大は、ドレイン接合近傍に存在する結晶
粒界上の欠陥準位に起因する。すなわち、前記オフ電流
の増大は、ドレイン接合付近において、主に結晶粒界上
の欠陥準位を介したキャリア発生が強電界により助長さ
れることに起因する。前記キャリアの増大を防ぐ方法と
してドレイン接合部近傍の電界を緩和することを目的と
した、デュアル・ゲ−ト構造やＬＤＤ構造を適用したも
のが提案されているが、素子面積が増大する上、トラン
ジスタのオン特性が悪くなるので、素子の微細化、高速
動作性能の保持という点で、必ずしも充分ではなかっ
た。

【０００３】また、poly-Ｓi 薄膜の結晶性を良くして
結晶欠陥準位密度を低減する方法として、レーザアニー
ルによる固相成長法があるが、結晶性の向上、結晶粒の
大粒径化を図って高エネルギー密度のレーザを照射する
と、表面平坦性が悪くなり、特性のバラツキが大きくな
るという問題点があった。

【０００４】

【発明が解決しようとする課題】本発明は前述の事情に
鑑み、素子サイズを増加させることなく、またオン特性
を劣化させることなく、オフ電流の少ない薄膜トランジ
スタを提供することを課題とする。

【０００５】

【課題を解決するための手段】次に、前記課題を解決す
るために案出した本発明を説明するが、本発明の要素に
は、後述の実施例の要素との対応を容易にするため、実
施例の要素の符号をカッコで囲んだものを付記してい
る。なお、本発明を後述の実施例の符号と対応させて説
明する理由は、本発明の理解を容易にするためであり、
本発明の範囲を実施例に限定するためではない。前記課
題を解決するために、本出願の第１発明の薄膜トランジ
スタは、ソース電極部（２s）、ドレイン電極部（２d）
およびそれらの間に形成されたチャネル領域（２c）が
多結晶シリコン（poly-Ｓi）により形成された薄膜トラ
ンジスタ（ＴＦＴ）において、前記チャネル領域（２
c）のソース／ドレイン接合付近の結晶粒界が、トラン
ジスタ動作時の電流方向と平行になっていることを特徴
とする。また、本出願の第２発明の薄膜トランジスタの
製造方法は、ソース電極部（２s）、ドレイン電極部
（２d）およびそれらの間に形成されたチャネル領域
（２c）が多結晶シリコン（poly-Ｓi）により形成さ
れ、前記チャネル領域（２c）のソース／ドレイン接合
付近の結晶粒界が、トランジスタ動作時の電流方向と平
行になっている薄膜トランジスタ（ＴＦＴ）の製造方法
において、前記多結晶シリコン（poly-Ｓi）にレーザ照
射して結晶成長を行わせてから、前記チャネル領域（２
c）にシリコンイオン注入を行ってアモルファス化した
後、熱処理して前記チャネル領域（２c）に結晶成長を
行わせることを特徴とする。

【０００６】

【作用】前述の構成を備えた本出願の第１発明の薄膜ト
ランジスタは、ソース電極部（２s）、ドレイン電極部
（２d）およびそれらの間に形成されたチャネル領域
（２c）が多結晶シリコン（poly-Ｓi）により形成され
た薄膜トランジスタ（ＴＦＴ）において、前記チャネル
領域（２c）のソース／ドレイン接合付近の結晶粒界
が、トランジスタ動作時の電流方向と平行になっている
ので、結晶粒界がランダムな場合と比較して、前記チャ
ネル領域（２c）のドレイン接合部近傍（すなわち、高
電界領域）の結晶粒界面の面積が小さくなる。このた
め、結晶粒界面に生じる欠陥準位密度が減少する。した
がって、結晶粒界上の欠陥準位を介したキャリア発生が
減少するので、ＯＦＦ電流が抑制される。

【０００７】また、前述の構成を備えた本出願の第２発
明の薄膜トランジスタの製造方法は、多結晶シリコンの
結晶成長過程がレーザ照射、およびシリコンイオン注入
後熱処理する２段階よりなる。前記レーザ照射により、
多結晶シリコンの結晶粒径は成長して大きくなる。その
後チャネル領域（２c）をシリコンイオン注入でアモル
ファス化してから熱処理すると、チャネル領域（２c）
においては、ソース／ドレイン接合部近傍から結晶成長
（固相成長）が始まる。したがって、チャネル領域（２
c）のソ−ス／ドレイン接合部近傍では、結晶粒界がチ
ャンネル長さ方向（電流方向）と平行に形成される。

【０００８】

【実施例】図１は本発明の薄膜トランジスタの一実施例
であるｎチャネルのプレ−ナ型ＴＦＴの構造を示す図で
ある。図１において、絶縁基板１上には、poly-Ｓi 材
料製のソース／ドレイン電極２が形成されている。前記
ソース／ドレイン電極２は、ソース電極部２s、ドレイ
ン電極部２d、それらの間を接続するチャネル領域２cか
ら構成されている。前記チャネル領域２cのソース／ド
レイン接合部近傍の結晶粒界は、トランジスタ動作時の
電流方向と平行になっている（これについては後で詳述
する）。前記ソース／ドレイン電極２上にはゲート絶縁
膜（ＳiＯ2膜）３が形成され、前記ゲート絶縁膜３上に
はゲート電極（poly-Ｓi）４が形成されている。前記ゲ
ート電極４上には層間絶縁膜（ＳiＯ2）５が形成されて
いる。前記層間絶縁膜５には前記ソース電極部２sおよ
びドレイン電極部２dに連通するコンタクトビア５sおよ
び５dが形成されている。前記層間絶縁膜５上にはＡl
（アルミニウム）の配線６が設けられており、配線６
は、前記コンタクトビア５sおよび５dを介して前記ソー
ス電極部２sおよびドレイン電極部２dと接続されてい
る。前記配線６の上面は素子保護膜（ポリイミド膜）７
により被覆されている。

【０００９】次に、前述の構成を備えた薄膜トランジス
タ（poly-Ｓi ＴＥＴ）の製造方法を、図２を用いて説
明する。図２（Ａ）において、絶縁基板（石英基板）１
上にＬＰＣＶＤ法によりpolyーＳi膜（多結晶シリコン薄
膜）２”を１０００オングストローム堆積する。図２
（Ｂ）において、前記多結晶シリコン薄膜２′を、島状
にパタ−ニングしてシリコンアイランド２’を形成して
から、レジスト膜Ｒ1を１.５μm塗布し、後にゲート直
下となる部分（チャネル領域２cに対応する部分）だけ
を除去する。この状態でシリコンイオンを８０〜１２０
ＫeＶで全面に照射してシリコンイオンのインプラテ−
ションを行う。そうすると、レジスト膜Ｒ1の除去され
た部分（チャネル領域２c）だけ非晶質化する。

【００１０】図２（Ｃ）において、前記レジスト膜Ｒ1
を除去してから、６ＯＯ℃、６０〜１００時間のアニ−
ルにより固相成長アニ−ルを行うと、固相成長は点線の
矢印で示すように、多結晶シリコン領域（すなわち、ソ
ース電極部２s、およびドレイン電極部２d）から起き
る。このため、アニ−ルプロセス終了時の前記チャネル
領域２cの結晶粒の形状は、図３に示すようになる。即
ち、チャネル領域２cのソ−ス／ドレイン接合部近傍で
は、結晶粒界がチャンネル長さ方向（電流方向）と平行
に形成される。

【００１１】図２（Ｄ）において、ゲ−ト絶縁膜３、お
よびゲ−ト電極層４′を形成する。図２（Ｅ）におい
て、前記ゲート電極層４′をパターニングしてゲート電
極４を形成してから、リンイオンインプラによるソ−ス
電極部２s、ドレイン電極部２dを完成する。次に前記ゲ
ート４上に層間絶縁膜（ＳiＯ2）５を形成し、その層間
絶縁膜５に、前記ソース電極部２sおよびドレイン電極
部２dに連通するコンタクトビア５sおよび５dを形成す
る。そして、前記層間絶縁膜５上にＡl（アルミニウ
ム）の配線６が設ける。この配線６は、前記コンタクト
ビア５sおよび５dを介して前記ソース電極部２sおよび
ドレイン電極部２dと接続する。次に前記配線６の上面
を図１に示す素子保護膜（ポリイミド膜）７により被覆
する。このようにして、前記図１に示すｎチャンネルプ
レーナ型ＴＦＴを形成する。

【００１２】次に前記第１実施例の薄膜トランジスタ
（poly-Ｓi ＴＦＴ）の作用を説明する。poly-Ｓi ＴＦ
Ｔにおけるリ−ク電流の増大は、ドレイン接合部近傍の
高電界と、その高電界領域に含まれる欠陥準位に起因す
る。欠陥準位は主に結晶粒界に存在するため、高電界領
域に含まれる結晶粒界面の面積を小さくすることによ
り、リーク電流を減少させることができる。図４にチャ
ネル領域２cのドレイン接合部近傍領域（すなわち高電
界領域）における結晶粒界面Ｓの分布を、本発明の製法
によるもの（Ａ））と、従来のもの（Ｂ）とを比較して
示す。図４（Ａ），（Ｂ）から明かなように、従来の製
法ではこの領域にはチャンネル幅方向Ｙに平行な粒界面
も含まれるため、この領域に含まれる粒界面の面積は、
従来のものに比べ大幅に減少している。これはこの領域
における粒界がすべて電流方向Ｘと平行に形成されてい
るためである。その結果、結晶粒界面に生じる欠陥準位
密度が減少する。

【００１３】次に、図５により、本発明の薄膜トランジ
スタおよびその製造方法の第２実施例を説明する。この
第２実施例の説明において、前記第１実施例の構成要素
に対応する構成要素には、第１実施例と同一の符号を付
して、重複する詳細な説明は省略する。この第２実施例
の薄膜トランジスタの構造は図面上前記第１実施例と同
様であるので、構造の説明は省略する。

【００１４】図５（Ａ）において、絶縁基板（石英基
板）１上にＬＰＣＶＤ法により、堆積温度５５０〜５７
０℃で１０００オングストロームのアモルファスシリコ
ンａ−Ｓi ２”を堆積し、基板温度を３００〜４５０℃
に保ちながらエネルギー密度４００〜５００ｍＪ／平方
ｃｍのエキシマレーザＬを照射した。図５（Ｂ）におい
て、前記レーザ照射により、前記ａ−Ｓiはpoly-Ｓi と
なり、その結晶粒径は０.２〜０.３μｍとなった。

【００１５】図５（Ｃ）において、前記多結晶シリコン
薄膜２”を、島状にパタ−ニングしてシリコンアイラン
ド２’を形成してから、全面にレジスト膜Ｒ1を０.８〜
１.２μm塗布し、後にゲート直下となる部分（チャネル
領域２cに対応する部分）だけを除去（開口）する。こ
の状態でシリコンイオンをドーズ量１〜５×（１０の１
６乗）／平方ｃｍ、加速エネルギー１.０〜５０ＫeＶで
多重に注入することにより前記レジストＲ1の開口され
た部分の表面を平坦化するとともに、基板側まで完全に
アモルファス化した。図５（Ｄ）において、前記レジス
ト膜Ｒ1を除去した後、６００℃で４０〜５０時間の熱
処理を行い、結晶成長させた。結晶成長は点線の矢印で
示すように、多結晶シリコン領域（すなわち、ソース電
極部２s、およびドレイン電極部２d）から起きる。この
ため、アニ−ルプロセス終了時の前記チャネル領域２c
の結晶粒の形状は、図３に示すように、チャネル領域２
cのソ−ス／ドレイン接合部近傍では、結晶粒界がチャ
ンネル長さ方向（電流方向）と平行に形成される。そし
て、チャネル領域２cのソース／ドレイン接合となる付
近では粒径が０.３〜０.４μｍ、チャネル領域２cのそ
れ以外の部分では約０.１μｍとなった。

【００１６】次に、図５（Ｅ）、（Ｆ）において、前記
第１実施例の図２（Ｄ），（Ｅ）と同様に、ゲ−ト絶縁
膜形成３、およびゲ−ト電極層４を形成する。すなわ
ち、前記ゲート電極層４を形成してから、リンイオンイ
ンプラによるソ−ス電極部２s、ドレイン電極部２dを完
成する。次に前記ゲート４上に層間絶縁膜（ＳiＯ2）５
を形成し、その層間絶縁膜５に、前記ソース電極部２s
およびドレイン電極部２dに連通するコンタクトビア５s
および５dを形成する。そして、前記層間絶縁膜５上に
Ａl（アルミニウム）の配線６を設ける。この配線６
は、前記コンタクトビア５sおよび５dを介して前記ソー
ス電極部２sおよびドレイン電極部２dと接続する。次に
前記配線６の上面を素子保護膜（ポリイミド膜）７によ
り被覆する。このようにして、前記図１に示すｎチャン
ネルプレーナ型ＴＦＴを形成する。

【００１７】次に、前述の第２実施例の薄膜トランジス
タ（poly-Ｓi ＴＥＴ）の製造方法の作用を説明する。
前記第２実施例の製造方法で製造された薄膜トランジス
タ（poly-Ｓi ＴＦＴ）では、ソース／ドレイン接合部
近傍のチャネル領域（poly-Ｓi膜）２cは、ソース／ド
レイン領域の大粒径poly-Ｓiを核とした横方向固相成長
によるものであるため、結晶性がきわめて良好である
上、結晶粒界が少なくなっている。すなわち、この領域
における欠陥準位密度は従来に比べて大幅に減少してい
る。このことにより、ドレイン近傍への電界集中に起因
する欠陥準位を介したキャリア発生の頻度は減少し、Ｏ
ＦＦ電流が抑制された。さらにチャネル領域２cにおい
ては、高エネルギ密度エキシマレーザ照射（図５（Ａ）
参照）に起因する表面平坦性の悪さは、それに引き続く
高密度のシリコンイオン注入（図５（Ｃ）参照）により
回復される。そのため、表面平坦性の悪さに起因する特
性のバラツキや移動度の低下はない。

【００１８】以上、本発明による薄膜トランジスタの実
施例を詳述したが、本発明は、前記実施例に限定される
ものではなく、特許請求の範囲に記載された本発明を逸
脱することなく、種々の設計変更を行うことが可能であ
る。

【００１９】たとえば、実施例においては、ｎチャネル
のプレ−ナ型ＴＦＴの製造方法を用いたが、ｐチャネル
ＴＦＴに対しても適用できる。また、プレ−ナ型に限ら
ず、逆スタガ型などのＴＦＴに対しても応用することが
可能である。また、前記第２実施例の図５（Ｄ）で説明
した熱処理による結晶成長過程終了後に、更に、４００
〜５００ｍＪ／平方ｃｍのエキシマレーザ照射を行うこ
とにより、結晶粒内部の欠陥密度をさらに低減すること
が可能であり、トランジスタのオン特性を改善すること
が可能である。

【００２０】

【発明の効果】前述の本発明の薄膜トランジスタは、ソ
−ス／ドレイン接合部近傍の結晶粒界が、電流方向と平
行になっているために、高電界領域における欠陥準位密
度が実効的に減少する。結晶粒界上の欠陥準位を介した
キャリア発生が減少するので、ＯＦＦ電流が抑制され
る。すなわち、リ−ク電流の増大が抑制される。また、
トランジスタのオフ電流の、ゲ−ト電圧に依存しての増
大は、素子サイズを増大させたり、オン特性を劣化させ
ることなく、抑制される。また、本発明の薄膜トランジ
スタの製造方法は、前記本発明の薄膜トランジスタを確
実に製造することができる。

【図面の簡単な説明】

【図１】 図１は本発明の薄膜トランジスタの第１実施
例（および第２実施例）であるｎチャネルのプレ−ナ型
ＴＦＴの構造を示す図である。

【図２】 図２は同実施例の薄膜トランジスタの製造方
法の説明図である。

【図３】 図３は同実施例の薄膜トランジスタのチャネ
ル領域２cのソ−ス／ドレイン接合部近傍の結晶粒界を
示す平断面図である。

【図４】 図４は同実施例の薄膜トランジスタのチャネ
ル領域２cのドレイン接合部近傍領域（すなわち高電界
領域）における結晶粒海面の分布を示す図で、その
（Ａ）は本発明の製法によるもの、その（Ｂ）は従来の
ものを示す図である。

【図５】 図５は本発明の薄膜トランジスタの製造方法
の第２実施例の説明図である。

【符号の説明】

２…ソース／ドレイン電極、２c…チャネル部、２d…ド
レイン電極部、２s…ソース電極部、

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ソース電極部、ドレイン電極部およびそ
   れらの間に形成されたチャネル領域が多結晶シリコン
   （poly-Ｓi）により形成された薄膜トランジスタ（ＴＦ
   Ｔ）において、前記チャネル領域のソース／ドレイン接
   合付近の結晶粒界が、トランジスタ動作時の電流方向と
   平行になっていることを特徴とする薄膜トランジスタ。
2. 【請求項２】 ソース電極部、ドレイン電極部およびそ
   れらの間に形成されたチャネル領域が多結晶シリコン
   （poly-Ｓi）により形成され、前記チャネル領域のソー
   ス／ドレイン接合付近の結晶粒界が、トランジスタ動作
   時の電流方向と平行になっている薄膜トランジスタ（Ｔ
   ＦＴ）の製造方法において、前記多結晶シリコンにレー
   ザ照射して結晶成長を行わせてから、前記チャネル領域
   にシリコンイオン注入を行ってアモルファス化した後、
   熱処理してチャネル領域に結晶成長を行わせることを特
   徴とする薄膜トランジスタの製造方法。