JP2947816B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置の製造方法に関し、特にレトロ
グレードウエルを自己整合的に製造する方法に関するも
のである。
グレードウエルを自己整合的に製造する方法に関するも
のである。
〔従来の技術〕 MOS型トランジスタを集積した半導体装置においてNMO
SもしくはPMOS型トランジスタのみからなる回路より
も、両方のトランジスタを組み合わせて構成したCMOS型
の半導体装置がその低消費電力などの利点から広く求め
られている。CMOS構造においては同一基板上に相対する
チャネル導電型のトランジスタを製造する必要から、そ
れぞれにチャネル導電型と反対の導電型のウエルを形成
する必要がある。ここで、かかるCMOS型の構成では、必
然的に寄生のバイポーラトランジスタができ、電源ライ
ンにノイズが乗るなどの原因によって素子が破壊される
ほどに大電流が流れる、いわゆるラッチアップが生じる
という問題があったが、これに対しては、その不純物プ
ロファイルとして底部に高濃度領域をもつレトログレー
ドウエルがラッチアップ耐性が強くなる利点から使用さ
れている。
SもしくはPMOS型トランジスタのみからなる回路より
も、両方のトランジスタを組み合わせて構成したCMOS型
の半導体装置がその低消費電力などの利点から広く求め
られている。CMOS構造においては同一基板上に相対する
チャネル導電型のトランジスタを製造する必要から、そ
れぞれにチャネル導電型と反対の導電型のウエルを形成
する必要がある。ここで、かかるCMOS型の構成では、必
然的に寄生のバイポーラトランジスタができ、電源ライ
ンにノイズが乗るなどの原因によって素子が破壊される
ほどに大電流が流れる、いわゆるラッチアップが生じる
という問題があったが、これに対しては、その不純物プ
ロファイルとして底部に高濃度領域をもつレトログレー
ドウエルがラッチアップ耐性が強くなる利点から使用さ
れている。
第５図にCMOS構造にするため、半導体装置に高エネル
ギー注入によって２つの導電型のレトログレードウエル
を従来法に従って形成する工程を示す。
ギー注入によって２つの導電型のレトログレードウエル
を従来法に従って形成する工程を示す。
まず、同図（ａ）に断面図を示すようにシリコン基板
１に通常のLOCOS（LOCal Oxidation of Silicon）法に
よりフィールド酸化膜２を形成する。
１に通常のLOCOS（LOCal Oxidation of Silicon）法に
よりフィールド酸化膜２を形成する。
続いて同図（ｂ）に示すようにレトログレードｎウエ
ル５を形成するためにｐウエル側にレジスト４をパター
ニングし、リン（P+）等のｎ型を与える不純物を600keV
等の高エネルギー,5×1012〜５×1013cm-2程度の注入量
でイオン注入する。
ル５を形成するためにｐウエル側にレジスト４をパター
ニングし、リン（P+）等のｎ型を与える不純物を600keV
等の高エネルギー,5×1012〜５×1013cm-2程度の注入量
でイオン注入する。
次に同図（ｂ）でパターニングしたレジスト４を除去
し、レトログレードｐウエル７を作るためにｎウエル側
にレジスト６をパターニングしてボロン（B+）等のｐ型
を与える不純物を200keV等の高エネルギー,5×1012〜５
×1013cm-2程度の注入量で注入でイオン注入し、その後
レジスト６を除去する。
し、レトログレードｐウエル７を作るためにｎウエル側
にレジスト６をパターニングしてボロン（B+）等のｐ型
を与える不純物を200keV等の高エネルギー,5×1012〜５
×1013cm-2程度の注入量で注入でイオン注入し、その後
レジスト６を除去する。
従来の高エネルギー注入によるレトログレードウエル
のCMOS製造フローではウエル形成のために写真製版工程
を２度行わねばならず、工程が長くなり、マスクずれを
生ずる問題があった。また高エネルギー注入を用いるた
めに３μｍの厚いレジストをパターニングする必要があ
り、寸法制御が難しく、微細なパターニングは困難であ
った。
のCMOS製造フローではウエル形成のために写真製版工程
を２度行わねばならず、工程が長くなり、マスクずれを
生ずる問題があった。また高エネルギー注入を用いるた
めに３μｍの厚いレジストをパターニングする必要があ
り、寸法制御が難しく、微細なパターニングは困難であ
った。
この発明は上記のような問題点を解消するためになさ
れたもので、ウエルを自己整合的に形成してウエル工程
を短縮し、かつ高性能なMOS型トランジスタを有するCMO
S構成の半導体装置を製造することのできる方法を得る
ことを目的とする。
れたもので、ウエルを自己整合的に形成してウエル工程
を短縮し、かつ高性能なMOS型トランジスタを有するCMO
S構成の半導体装置を製造することのできる方法を得る
ことを目的とする。
［課題を解決するための手段］ この発明に係る半導体装置の製造方法は、CMOS構造を
有する半導体装置の製造方法において、半導体基板のフ
ィールド酸化工程につづいて第１導電型ウエル、及び第
２導電型ウエルを形成する工程を、上記第１導電型ウエ
ルを形成するためのレジストをパターニングする工程
と、上記レジストをマスクとして、上記第１導電型ウエ
ルの不純物を高い濃度に１回あるいは複数回イオン注入
する工程と、上記レジストを除去した後、分離領域に形
成されたフィールド酸化膜および活性領域に均一な厚さ
で形成された酸化膜を介して、全面に上記第１導電型と
逆の上記第２導電型ウエルの不純物を上記第１導電型ウ
エルの不純物より低い濃度に１回あるいは複数回イオン
注入する工程とを含むものとし、上記第１導電型ウエル
の不純物のイオン注入、及び上記第２導電型ウエルの不
純物のイオン注入を、上記第１導電型ウエルの上記半導
体基板表面近傍、及び上記第２導電型ウエルの上記半導
体基板表面近傍における不純物濃度が、上記半導体基板
が上記第１導電型ウエルの不純物、及び上記第２導電型
ウエルの不純物イオン注入の前に有していた不純物濃度
と同程度になるように行なうものである。
有する半導体装置の製造方法において、半導体基板のフ
ィールド酸化工程につづいて第１導電型ウエル、及び第
２導電型ウエルを形成する工程を、上記第１導電型ウエ
ルを形成するためのレジストをパターニングする工程
と、上記レジストをマスクとして、上記第１導電型ウエ
ルの不純物を高い濃度に１回あるいは複数回イオン注入
する工程と、上記レジストを除去した後、分離領域に形
成されたフィールド酸化膜および活性領域に均一な厚さ
で形成された酸化膜を介して、全面に上記第１導電型と
逆の上記第２導電型ウエルの不純物を上記第１導電型ウ
エルの不純物より低い濃度に１回あるいは複数回イオン
注入する工程とを含むものとし、上記第１導電型ウエル
の不純物のイオン注入、及び上記第２導電型ウエルの不
純物のイオン注入を、上記第１導電型ウエルの上記半導
体基板表面近傍、及び上記第２導電型ウエルの上記半導
体基板表面近傍における不純物濃度が、上記半導体基板
が上記第１導電型ウエルの不純物、及び上記第２導電型
ウエルの不純物イオン注入の前に有していた不純物濃度
と同程度になるように行なうものである。
［作用］ この発明に係る半導体装置の製造方法は、フィールド
酸化膜を形成した後に、マスクを用いて第１導電型のウ
エルを形成し、マスクを除去した後、分離領域に形成さ
れたフィールド酸化膜および活性領域に均一な厚さで形
成された酸化膜を介して、全面に上記第１導電型と逆の
上記第２導電型ウエルの不純物をイオン注入して、第１
導電型のウエルと第２導電型のウエルを形成するので、
写真製版工程が１回だけでよくなるため、ウエルが自己
整合的に形成できて工程が短縮されるとともに、活性領
域の半導体基板の表面濃度をウエル形成前の不純物濃度
と同程度にすることができる。
酸化膜を形成した後に、マスクを用いて第１導電型のウ
エルを形成し、マスクを除去した後、分離領域に形成さ
れたフィールド酸化膜および活性領域に均一な厚さで形
成された酸化膜を介して、全面に上記第１導電型と逆の
上記第２導電型ウエルの不純物をイオン注入して、第１
導電型のウエルと第２導電型のウエルを形成するので、
写真製版工程が１回だけでよくなるため、ウエルが自己
整合的に形成できて工程が短縮されるとともに、活性領
域の半導体基板の表面濃度をウエル形成前の不純物濃度
と同程度にすることができる。
［実施例］ 以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による２つの導電型のレ
トログレードウエルを形成する方法を示し、以下本方法
について説明する。
トログレードウエルを形成する方法を示し、以下本方法
について説明する。
まず、第１図（ａ）に示すように、ｐ型シリコン基板
１上に素子分離のために通常のLOCOS法（LOCal Oxidati
on of Silicon;下敷酸化膜上に窒化膜をパターニング
し、これをマスクとして基板を酸化する方法）により、
フィールド酸化膜２を形成し、後工程でトランジスタな
どの素子を形成する活性領域３を定義する。ここで活性
領域３上には厚さ300Å程度の下敷酸化膜が残ってい
る。
１上に素子分離のために通常のLOCOS法（LOCal Oxidati
on of Silicon;下敷酸化膜上に窒化膜をパターニング
し、これをマスクとして基板を酸化する方法）により、
フィールド酸化膜２を形成し、後工程でトランジスタな
どの素子を形成する活性領域３を定義する。ここで活性
領域３上には厚さ300Å程度の下敷酸化膜が残ってい
る。
次に同図（ｂ）に示すように、レトログレードｎウエ
ル５を形成すべく、レジスト４をパターニングする。
ル５を形成すべく、レジスト４をパターニングする。
その後、リン（P+）注入を600keV程度の高エネルギー
で複数回、エネルギーと注入量を変えて行い、レトログ
レードｎウエル５を形成する。このとき表面より〜1000
Å程度の浅い領域のウエル不純物濃度を上げないように
低エネルギーの注入をしないとともに、全体的に注入を
行い、その注入量は下記のボロン（B+）の注入量，具体
的には５×1012〜５×1013cm-2程度の注入量，の２倍と
する。
で複数回、エネルギーと注入量を変えて行い、レトログ
レードｎウエル５を形成する。このとき表面より〜1000
Å程度の浅い領域のウエル不純物濃度を上げないように
低エネルギーの注入をしないとともに、全体的に注入を
行い、その注入量は下記のボロン（B+）の注入量，具体
的には５×1012〜５×1013cm-2程度の注入量，の２倍と
する。
次に同図（ｃ）に示すように、同図（ｂ）に示したレ
ジスト４を除去した後、基板全面にレトログレードｐウ
エル７を形成すべく、ボロン（B+）を,200keV程度の高
エネルギーでエネルギーと注入量を変えて複数回注入す
るが、上述と同様に表面近傍のウエル不純物濃度を上げ
ないように低エネルギーの注入は行わない。ここでの注
入量は上記リン（P+）の注入量の半分，即ち従来法と同
様５×1012〜５×1013cm-2程度の注入量で良く、表面近
傍を除けば、従来と同様の不純物濃度プロファイルが得
られる。
ジスト４を除去した後、基板全面にレトログレードｐウ
エル７を形成すべく、ボロン（B+）を,200keV程度の高
エネルギーでエネルギーと注入量を変えて複数回注入す
るが、上述と同様に表面近傍のウエル不純物濃度を上げ
ないように低エネルギーの注入は行わない。ここでの注
入量は上記リン（P+）の注入量の半分，即ち従来法と同
様５×1012〜５×1013cm-2程度の注入量で良く、表面近
傍を除けば、従来と同様の不純物濃度プロファイルが得
られる。
これにより、第１図（ｂ）で形成したｎウエルは従来
法より濃く注入したが、第１図（ｃ）での反対の導電型
を与える不純物注入によって従来法と同様の適正な不純
物濃度となり、所要の２つの導電型のレトログレードウ
エルを形成できる。
法より濃く注入したが、第１図（ｃ）での反対の導電型
を与える不純物注入によって従来法と同様の適正な不純
物濃度となり、所要の２つの導電型のレトログレードウ
エルを形成できる。
第２図（ａ）の実線は第１図（ｂ）の工程終了後の従
来法より濃い濃度で作られたレトログレードｎウエル５
の活性領域３下の不純物濃度プロファイルを示し、表面
近傍は不純物濃度を落としている。第２図（ａ）の点線
は従来法の基板表面までウエル濃度が上昇したウエル不
純物濃度プロファイルを示す。
来法より濃い濃度で作られたレトログレードｎウエル５
の活性領域３下の不純物濃度プロファイルを示し、表面
近傍は不純物濃度を落としている。第２図（ａ）の点線
は従来法の基板表面までウエル濃度が上昇したウエル不
純物濃度プロファイルを示す。
また第２図（ｂ）は第１図（ｃ）の工程終了後の従来
濃度によるレトログレードｐウエル７の不純物濃度プロ
ファイルを示し、表面近傍は不純物濃度を落としてい
る。また第２図（ｃ）は第１図（ｃ）の工程終了後のレ
トログレードｎウエル５の不純物濃度プロファイルを示
し、同工程前のプロファイルである第２図（ａ）の実線
で示した濃度が打ち消されて適度な濃度になっているこ
とがわかる。
濃度によるレトログレードｐウエル７の不純物濃度プロ
ファイルを示し、表面近傍は不純物濃度を落としてい
る。また第２図（ｃ）は第１図（ｃ）の工程終了後のレ
トログレードｎウエル５の不純物濃度プロファイルを示
し、同工程前のプロファイルである第２図（ａ）の実線
で示した濃度が打ち消されて適度な濃度になっているこ
とがわかる。
上記の工程終了後には、MOS型トランジスタのチャネ
ルが形成される基板表面近傍のｎ型を与える不純物とｐ
型を与える不純物との総量は少なく、相反する導電型を
与える不純物でウエル濃度を適正にする操作を行っても
MOS型トランジスタの性能が劣化することはない。
ルが形成される基板表面近傍のｎ型を与える不純物とｐ
型を与える不純物との総量は少なく、相反する導電型を
与える不純物でウエル濃度を適正にする操作を行っても
MOS型トランジスタの性能が劣化することはない。
第３図は本発明の第２の実施例による２つの導電型の
レトログレードウエルを形成する方法を示し、以下本第
２の実施例の方法について説明する。
レトログレードウエルを形成する方法を示し、以下本第
２の実施例の方法について説明する。
第３図（ａ）において、ｐ型シリコン基板31上に素子
分離のために通常のLOCOS法により、フィールド酸化膜3
2を形成し、後工程でトランジスタなどの素子を形成す
る活性領域33を定義する。ここで活性領域33上には厚さ
300Å程度の下敷酸化膜32が残っている。
分離のために通常のLOCOS法により、フィールド酸化膜3
2を形成し、後工程でトランジスタなどの素子を形成す
る活性領域33を定義する。ここで活性領域33上には厚さ
300Å程度の下敷酸化膜32が残っている。
次に、レトログレードｎウエルを形成すべく、レジス
ト34をパターニングする。
ト34をパターニングする。
その後、レジスト34をマスクとしてリン（P+）注入に
よりレトログレードｎウエル（第３図（ｄ）の38）を形
成する。
よりレトログレードｎウエル（第３図（ｄ）の38）を形
成する。
次に同図（ｃ）に示すように、同図（ｂ）に示したレ
ジスト34を除去した後、基板全面にボロン（B+）注入を
行い、レトログレードｐウエル（第３図（ｄ）の39）を
形成する。
ジスト34を除去した後、基板全面にボロン（B+）注入を
行い、レトログレードｐウエル（第３図（ｄ）の39）を
形成する。
ここで、レトログレードｎウエルおよびレトログレー
ドｐウエルの形成は以下の方法により行う。
ドｐウエルの形成は以下の方法により行う。
このようなウェルの形成は、同図（ｂ）に示すよう
に、フィールド酸化膜下の部分（34a）が容易に反転し
ないようにするため、P+の600keVを超える高エネルギー
注入、又はB+の200keVを超える高エネルギー注入により
不純物層34を形成する。このときの注入量は、フィール
ド酸化膜32上に堆積された配線材料への印加電圧によっ
てフィールド酸化膜32下に反転層ができるような電位を
それほど高くない適正な電位とする程度の注入量、即ち
フィールド酸化膜32直下の濃度が１×1017cm-3となる注
入量でよい。これによって接合容量を低くすることがで
きる。続いてレトログレードウエルに特有な底部の高濃
度領域37を形成するため、P+のイオン注入を3MeV等の高
エネルギーで、又はB+のイオン注入を2MeV等の高エネル
ギーで２〜４μｍ程度の深さに行い。高濃度領域37を形
成する。
に、フィールド酸化膜下の部分（34a）が容易に反転し
ないようにするため、P+の600keVを超える高エネルギー
注入、又はB+の200keVを超える高エネルギー注入により
不純物層34を形成する。このときの注入量は、フィール
ド酸化膜32上に堆積された配線材料への印加電圧によっ
てフィールド酸化膜32下に反転層ができるような電位を
それほど高くない適正な電位とする程度の注入量、即ち
フィールド酸化膜32直下の濃度が１×1017cm-3となる注
入量でよい。これによって接合容量を低くすることがで
きる。続いてレトログレードウエルに特有な底部の高濃
度領域37を形成するため、P+のイオン注入を3MeV等の高
エネルギーで、又はB+のイオン注入を2MeV等の高エネル
ギーで２〜４μｍ程度の深さに行い。高濃度領域37を形
成する。
次に第３図（ｃ）に示すように、上記不純物注入層34
より浅い領域36の不純物濃度を上げる，P+の600keV以下
の低エネルギーの、又は、B+の200keV以下の低エネルギ
ーの、１回もしくは複数回の注入を行うとともに、上記
不純物注入層34と高濃度領域37との間の中間領域35の濃
度を上げる，P+の600keV以上,3MeV以下のエネルギー
の、又はB+の200keV以上,2MeV以下のエネルギーの、１
回もしくは複数回のイオン注入を行う。
より浅い領域36の不純物濃度を上げる，P+の600keV以下
の低エネルギーの、又は、B+の200keV以下の低エネルギ
ーの、１回もしくは複数回の注入を行うとともに、上記
不純物注入層34と高濃度領域37との間の中間領域35の濃
度を上げる，P+の600keV以上,3MeV以下のエネルギー
の、又はB+の200keV以上,2MeV以下のエネルギーの、１
回もしくは複数回のイオン注入を行う。
続いて同図（ｄ）の工程で同図（ｂ），（ｃ）で行わ
れた注入層を活性化するためにアニール処理を行う。
れた注入層を活性化するためにアニール処理を行う。
第４図（ａ）は第３図に従って処理されたシリコン基
板31のフィールド酸化膜32下の不純物濃度プロファイル
を示し、同図（ｂ）は活性領域33下の不純物濃度プロフ
ァイルを示すが、上記のウエル形成方法を用いたことに
よって第２図に比べて深いウエルが形成されている。
板31のフィールド酸化膜32下の不純物濃度プロファイル
を示し、同図（ｂ）は活性領域33下の不純物濃度プロフ
ァイルを示すが、上記のウエル形成方法を用いたことに
よって第２図に比べて深いウエルが形成されている。
そして上記のようなレトログレードｎウエルの形成を
第２図の２倍の濃度に行い、つづいてレトログレードｐ
ウエルの形成を、第２図の濃度に行うことにより、第３
図（ｃ）の工程で形成されるｐウエル39は勿論第２図の
濃度に、第３図（ｂ）および第３図（ｃ）の工程で形成
されるｎウエル38も第２図の不純物濃度となり、所要の
２つの導電型のレトログレードウエルを形成できる。
第２図の２倍の濃度に行い、つづいてレトログレードｐ
ウエルの形成を、第２図の濃度に行うことにより、第３
図（ｃ）の工程で形成されるｐウエル39は勿論第２図の
濃度に、第３図（ｂ）および第３図（ｃ）の工程で形成
されるｎウエル38も第２図の不純物濃度となり、所要の
２つの導電型のレトログレードウエルを形成できる。
なお、上記実施例ではｐ型基板を用いたが、ｎ型基板
でも良く、またｎウエルを先に形成したがｐウエルを先
に従来より濃く形成しても良い。
でも良く、またｎウエルを先に形成したがｐウエルを先
に従来より濃く形成しても良い。
［発明の効果］ 以上のように、この発明に係る半導体装置の製造方法
は、ウエル形成のための写真製版工程が１回だけでよ
く、ウエルが自己整合的に形成できるため、ウエル形成
工程が短縮されるとともに、活性領域の半導体基板の表
面のチャネル形成部分の不純物濃度をウエル形成前の不
純物濃度と同程度にすることができ、しきい値が下が
り、駆動能力が向上する等、半導体装置の性能が向上す
るという効果を奏する。
は、ウエル形成のための写真製版工程が１回だけでよ
く、ウエルが自己整合的に形成できるため、ウエル形成
工程が短縮されるとともに、活性領域の半導体基板の表
面のチャネル形成部分の不純物濃度をウエル形成前の不
純物濃度と同程度にすることができ、しきい値が下が
り、駆動能力が向上する等、半導体装置の性能が向上す
るという効果を奏する。
第１図はこの発明の第１の実施例による製造方法を示す
図である。 第２図は第１図の方法に従った時のウエルの不純物プロ
ファイルを示す図である。 第３図はこの発明の第２の実施例による製造方法を示す
図である。 第４図は第３図の方法に従った時のウエルの不純物プロ
ファイルを示す図である。 第５図は従来法の製造方法を示す図である。 1,31はシリコン基板、2,32はフィールド酸化膜、3,33は
活性領域、4,34はレジスト、5,38はレトログレードｎウ
エル、6,34はレジスト、7,39はレトログレードｐウエ
ル、34,34aは注入層、35は中間領域、36は浅い領域、37
は高濃度領域である。 なお図中同一符号は同一又は相当部分を示す。
図である。 第２図は第１図の方法に従った時のウエルの不純物プロ
ファイルを示す図である。 第３図はこの発明の第２の実施例による製造方法を示す
図である。 第４図は第３図の方法に従った時のウエルの不純物プロ
ファイルを示す図である。 第５図は従来法の製造方法を示す図である。 1,31はシリコン基板、2,32はフィールド酸化膜、3,33は
活性領域、4,34はレジスト、5,38はレトログレードｎウ
エル、6,34はレジスト、7,39はレトログレードｐウエ
ル、34,34aは注入層、35は中間領域、36は浅い領域、37
は高濃度領域である。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】CMOS構造を有する半導体装置の製造方法に
おいて、 半導体基板のフィールド酸化工程につづいて第１導電型
ウエル、及び第２導電型ウエルを形成する工程は、 上記第１導電型ウエルを形成するためのレジストをパタ
ーニングする工程と、 上記レジストをマスクとして、上記第１導電型ウエルの
不純物を高い濃度に１回あるいは複数回イオン注入する
工程と、 上記レジストを除去して、分離領域に形成されたフィー
ルド酸化膜および活性領域に均一な厚さで形成された酸
化膜を介して、全面に上記第１導電型と逆の上記第２導
電型ウエルの不純物を上記第１導電型ウエルの不純物よ
り低い濃度に１回あるいは複数回イオン注入する工程と
を含むものであり、 上記第１導電型ウエルの不純物のイオン注入、及び上記
第２導電型ウエルの不純物のイオン注入は、上記第１導
電型ウエルの上記半導体基板表面近傍、及び上記第２導
電型ウエルの上記半導体基板表面近傍における不純物濃
度を、上記半導体基板が上記第１導電型ウエルの不純
物、及び上記第２導電型ウエルの不純物のイオン注入の
前に有していた不純物濃度と同程度にするように行うも
のであることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1126872A JP2947816B2 (ja) | 1989-05-19 | 1989-05-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1126872A JP2947816B2 (ja) | 1989-05-19 | 1989-05-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02305437A JPH02305437A (ja) | 1990-12-19 |
| JP2947816B2 true JP2947816B2 (ja) | 1999-09-13 |
Family
ID=14945930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1126872A Expired - Fee Related JP2947816B2 (ja) | 1989-05-19 | 1989-05-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2947816B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR0167303B1 (ko) * | 1995-12-30 | 1999-02-01 | 문정환 | 반도체소자의 트리플웰 형성방법 |
| US6107672A (en) * | 1997-09-04 | 2000-08-22 | Matsushita Electronics Corporation | Semiconductor device having a plurality of buried wells |
Family Cites Families (3)
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|---|---|---|---|---|
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| JP2724459B2 (ja) * | 1987-06-05 | 1998-03-09 | セイコーインスツルメンツ株式会社 | 半導体集積回路装置の製造方法 |
| FI81926C (fi) * | 1987-09-29 | 1990-12-10 | Nokia Oy Ab | Foerfarande foer uppbyggning av gaas-filmer pao si- och gaas-substrater. |
-
1989
- 1989-05-19 JP JP1126872A patent/JP2947816B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02305437A (ja) | 1990-12-19 |
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