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KR100324931B1 - 반도체장치 및 그의 제조방법 - Google Patents

반도체장치 및 그의 제조방법 Download PDF

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KR100324931B1
KR100324931B1 KR1019990001909A KR19990001909A KR100324931B1 KR 100324931 B1 KR100324931 B1 KR 100324931B1 KR 1019990001909 A KR1019990001909 A KR 1019990001909A KR 19990001909 A KR19990001909 A KR 19990001909A KR 100324931 B1 KR100324931 B1 KR 100324931B1
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Abstract

본 발명은 반도체장치 및 그의 제조방법에 관한 것으로서, 제 1 영역과 제 2 영역을 갖는 제 1 도전형의 반도체기판에 선택적으로 절연산화막을 형성하는 공정과, 상기 반도체기판의 상기 제 1영역과 상기 제 2영역내에 제 2 도전형의 불순물층을 형성하는 공정과, 상기 반도체기판의 상기 제 2영역에 제 1 마스크층을 형성하는 공정과, 상기 반도체기판의 상기 제 1영역내에 연속 이온주입방식으로 가속에너지와 도즈양이 서로 다른 제 2도전형의 불순물층을 형성하는 공정과, 상기 반도체기판의 상기 제 1영역에 제 2 마스크층을 형성하는 공정과, 상기 반도체기판의 상기 제 2영역내에 연속 이온주입방식으로 가속에너지와 도즈양이 서로 다른 제 1도전형의 불순물층을 형성하는 공정을 구비한다. 따라서, 본 발명은 반도체기판내에 인(P)의 전면이온주입으로 웰(Well)의 측방향확산을 낮춰 추가공정없이 웰내의 트랜지스터의 소스/드레인 영역과 외부웰(Outside Well)간의 펀치스루(Punchthru)를 방지한다. 그리고 반도체기판내에 이중웰(Twin Well)형성을 위한 이온주입 가속에너지를 MeV 이하로 하여 반도체기판내에 점결함의 생성을 억제하여 접합누설전류를 감소시켜 소자특성을 양호하게 한다.

Description

반도체장치 및 그의 제조방법{Method of Fabricating a Twin Well CMOS Device}
본 발명은 반도체장치 및 그의 제조방법에 관한 것으로써, 특히, 리쏘그래피(Lithography)시 미스 얼라인먼트(Mis-Alignment)로 인한 웰의 측방향확산(Lateral DIffusion)을 방지할 수 있는 반도체장치 및 그의 제조방법에 관한 것이다.
도 1은 종래 기술에 따른 반도체장치의 단면도이다.
종래 기술에 따른 반도체장치, 예로서 CMOS 인버터는, P형 반도체기판(11)에 P형 및 N형의 불순물을 마스킹 및 확산공정으로 반도체기판(11)내에 P웰(22b) 및 N웰(21)이 형성된다. 소자의 활성영역과 격리영역을 한정하는 절연산화막(13)이 형성된다. N웰(21)내에 게이트절연막(23)을 개재시킨 제 1 게이트(37)를 마스크로하여 형성된 P+형의 불순물도우핑 영역(27)(28)이 형성된다. 그리고, N웰(21)내의 소정 부분에 N+형의 N웰콘택 영역(30)이 형성된다. 상기에서 P+형의 불순물도우핑 영역(28),(27)은 각각 P채널 FET의 소오스 및 드레인 영역이 된다. P웰(22b) 내에 게이트절연막(23)을 개재시킨 제 2 게이트(38)를 마스크로 하여 형성된 N+형의 불순물도우핑 영역(25)(26)이 형성된다. 그리고, P웰(22b)내의 소정 부분에 P+형의 P웰콘택 영역(29)이 형성된다. 상기에서 N+형의 불순물도우핑 영역(25),(26)은 각각 N채널 FET의 소오스 및 드레인 영역이 된다. 고농도의 P형 매립층(22a)은 N웰(21)을 완전하게 둘러싸고 있다.
상술한 구조의 CMOS 인버터(39)에서 P웰 콘택 영역(29)와 N채널 FET의 소오스영역(25)은 접지단(VSS)에 연결되며, P채널 FET의 소오스 영역(28)와 N웰콘택 영역(30)은 전원단(VDD)에 연결된다. 제 1 게이트(37)와 제 2 게이트(38)는 입력단(VIN)에 연결되며, N채널 FET의 드레인(26)과 P채널 FET의 드레인(27)은 출력단(VOUT)에 연결된다.
입력단(VIN)에 로직 H(High level)의 신호가 가해지면 N채널 FET는 턴온(turn on)되며, 동시에 P채널 FET는 턴 오프(turn off)되여 P채널 FET의 드레인영역(27)과 소오스영역(28)사이에는 전류가 흐르지 않는다.
드레인영역(26), (27)에 연결된 출력단(VOUT)는 N채널 FET를 통해 저전압전원인 VSS 로 풀다운(pull down)된다. 이와 같이 CMOS 인버터(39)는 입력신호 로직 H(High level)를 출력신호 로직 L(Low level)로 반전(inverted)된다.
도 2a 내지 도 2b 는 종래 기술에 따른 반도체장치의 제조공정도이다.
도 2a를 참조하면, P형의 반도체 기판(11)상에 소자의 활성영역을 한정하는 절연산화막(13)을 실리콘국부산화(Local Oxidation of Silicon : 이하, LOCOS라 칭함) 방법으로 형성한다.
도 2b를 참조하면, 반도체기판(11)표면에 리쏘그래피(Lithography)방법으로 N웰을 형성하는 영역이외 부분에 포토레지스트막(Photo-Resist, 111)을 형성한다. 즉, N웰을 형성하는 영역에 반도체기판(11)표면이 노출된다. 이어서 두께 2.0 ㎛ 인 포토레지스트막(111)을 마스크로 하여 반도체기판내로 연속 6회의 이온주입(Serial Implants)을 한다.
상기에서 두께 2.0㎛ 인 포토레지스트막(111)을 이온주입의 마스크로 사용할 때, 에너지 1.0 MeV 인 인(P) 이온 주입 시에는 블로킹(Blocking)하여 반도체기판(11)내로 인(P)이온의 주입을 막을 수 있으나, 에너지 750 KeV 인 보론(B) 이온 주입 시에는 포토레지스트막(111)을 관통하여 반도체기판(11)내로 보론(B)이온이 주입된다.
연속 6회의 이온주입의 공정순서는 다음과 같다.
첫 번째로, 반도체기판(11)내로 에너지 2.0 MeV인 보론(B)을 이온 주입하여, 보론(B)이온주입으로 레트로 P웰(Retrograde P-Well)의 하단층(Lower Layer)을 형성한다.
두 번째로, 반도체기판(11)내로 에너지 1.25 MeV인 보론(B)을 이온주입하여 , 보론(B)이온주입으로 레트로 P웰(Retrograde P-Well)의 상단층(Upper Layer)을 형성한다.
상기에서, 첫 번째 이온 주입후 이온주입장치내의 진공 챔버내에 있는 반도체기판(11)을 다른 장비로 이동하지 않고, 이온주입장치의 이온가속기의 파라메터(Parameters)를 조절하여 두번째 이온주입을 한다.
세 번째로, 반도체기판(11)내로 에너지 750 KeV인 보론(B)을 이온주입하여 , 보론(B)이온주입으로 레트로 P웰(Retrograde P-Well)표면에 문턱전압조절용(Threshold Voltage) 층(Layer)을 형성한다.
상기에서, 두 번째 이온 주입후 이온주입장치내의 진공 챔버내에 있는 반도체기판(11)을 다른 장비로 이동하지 않고, 이온주입장치의 이온가속기의 파라메터를 조절하여 세 번째 이온주입을 한다.
네 번째로, 반도체기판(11)내로 에너지 1.0 MeV인 인(P)을 이온주입하여 , 인(P)이온주입으로 레트로 N웰(Retrograde N-Well)의 하단층(Lower Layer)을 형성한다.
상기에서, 세 번째 이온 주입후 이온주입장치내의 진공 챔버내에 있는 반도체기판(11)을 다른 장비로 이동하지 않고, 이온주입장치의 이온가속기의 파라메터를 조절하여 네 번째 이온주입을 한다.
다섯 번째로, 반도체기판(11)내로 에너지 450 KeV인 인(P)을 이온주입하여 , 인(P)이온주입으로 레트로 N웰(Retrograde N-Well)의 상단층(Upper Layer)을 형성한다.
상기에서, 네 번째 이온 주입후 이온주입장치내의 진공 챔버내에 있는 반도체기판(11)을 다른 장비로 이동하지 않고, 이온주입장치의 이온가속기의 파라메터를 조절하여 다섯 번째 이온주입을 한다.
여섯 번째로, 반도체기판(11)내로 에너지 60 KeV인 인(P)을 이온주입하여 , 인(P)이온주입으로 레트로 N웰(Retrograde N-Well)표면에 문턱전압조절용(Threshold Voltage) 층(Layer)을 형성한다.
상기에서, 다섯 번째 이온 주입후 이온주입장치내의 진공 챔버내에 있는 반도체기판(11)을 다른 장비로 이동하지 않고, 이온주입장치의 이온가속기의 파라메터를 조절하여 여섯 번째 이온주입을 한다.
그러나, 연속 이온주입방식(Clustered Implants)으로 가속에너지가 MeV 인 종래 기술은 다음과 같은 문제점이 있다.
고에너지 이온주입으로 인하여 반도체기판내에 고밀도의 점결함(Point Defects)이 생성되며, 이 점결함으로 접합누설전류(Junction Leakage Current)가 증대된다. 리쏘그래피(Lithography)의 미스 얼라인먼트(Mis-Alignment)발생시 웰에지(Well Edge)부위에 위치한 n+/ N-well 과 p+/ P-well 의 펀치스루(Punch-Thru)전압이 낮아진다.
고에너지(MeV) 이온주입시 포토레지스트(Photoresist)막의 식각(Erode)으로 포토레지스트막의 두께가 변화되며, 포토레지스트막의 불균일성으로 이온주입프로파일
(Profile)조절을 어렵다는 문제점이 있다.
따라서 본 발명의 목적은 웰에지(Well Edge)부위에서 웰(Well)의 측면확산(Lateral Diffusion)을 감소할 수 있는 반도체장치를 제공함에 있다.
본 발명의 다른 목적은 래치업을 방지할 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 장치는 제 1 도전형의 반도체기판과, 상기 반도체기판의 제 1영역에 깊이 방향으로 불순물 농도가 증가되어 상기 반도체기판과 접합을 이루도록 불순물이 다른 에너지와 다른 도우즈로 이온 주입되어 형성된 제 2도전형의 제 1웰과, 상기 반도체기판의 제 2영역에 깊이 방향으로 불순물 농도가 증가되어 상기 반도체기판과 접합을 이루도록 불순물이 다른 에너지와 다른 도우즈로 이온 주입되어 형성된 제 1도전형의 제 2웰을 포함한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 장치는 제 1 도전형의 반도체기판과, 상기 반도체 기판의 주표면의 제 1영역에 연속이온주입방식으로 형성된 제 2도전형의 제 1웰과, 상기 반도체 기판의 주표면의 제 2영역에 연속이온주입방식으로 형성된 제 1도전형의 제 2웰을 포함한다.
상기 다른 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 제조방법은 제 1 영역과 제 2 영역을 갖는 제 1 도전형의 반도체기판에 선택적으로 절연산화막을 형성하는 공정과, 상기 반도체기판의 상기 제 1영역과 상기 제 2영역내에 제 2 도전형의 불순물층을 형성하는 공정과, 상기 반도체기판의 상기 제 2영역에 제 1 마스크층을 형성하는 공정과, 상기 반도체기판의 상기 제 1영역내에 연속 이온주입방식으로 가속에너지와 도즈양이 서로 다른 제 2도전형의 불순물층을 형성하는 공정과, 상기 반도체기판의 상기 제 1영역에 제 2 마스크층을 형성하는 공정과, 상기 반도체기판의 상기 제 2영역내에 연속 이온주입방식으로 가속에너지와 도즈양이 서로 다른 제 1도전형의 불순물층을 형성하는 공정을 구비한다.
도 1은 종래 기술에 따른 반도체장치의 단면도
도 2a 내지 도 2b는 종래 기술에 따른 반도체장치의 제조공정도이다.
도 3은 본 발명에 따른 반도체장치의 단면도
도 4a 내지 도 4e 는 본 발명에 따른 반도체장치의 제조공정도이다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 3은 본 발명에 따른 반도체장치의 단면도이다.
본 발명에 따른 반도체장치, 예로서 CMOS 인버터는, P형 반도체기판(61)에 P형 및 N형의 불순물을 마스킹 및 확산공정으로 반도체기판(61)내에 P웰(72) 및 N웰(71)이 형성된다. 소자의 활성영역과 격리영역을 한정하는 절연산화막(63)이 형성된다. N웰(71)내에 게이트절연막(73)을 개재시킨 제 1 게이트(87)를 마스크로하여 형성된 P+형의 불순물도우핑 영역(77)(78)이 형성된다. 그리고, N웰(71)내의 소정 부분에 N+형의 N웰콘택 영역(80)이 형성된다. 상기에서 P+형의 불순물도우핑 영역(78),(77)은 각각 P채널 FET의 소오스 및 드레인 영역이 된다. P웰(72) 내에 게이트절연막(73)을 개재시킨 제 2 게이트(88)를 마스크로 하여 형성된 N+형의 불순물도우핑 영역(75)(76)이 형성된다. 그리고, P웰(72)내의 소정 부분에 P+형의 P웰콘택영역(79)이 형성된다. 상기에서 N+형의 불순물도우핑 영역(75),(76)은 각각 N채널 FET의 소오스 및 드레인 영역이 된다.
상술한 구조의 CMOS 인버터(89)에서 P웰 콘택 영역(79)와 N채널 FET의 소오스 영역(75)은 접지단(VSS)에 연결되며,P채널 FET의 소오스 영역(78)와 N웰콘택 영역(80)은 전원단(VDD)에 연결된다. 제 1 게이트(87)와 제 2 게이트(88)는 입력단(VIN)에 연결되며, N채널 FET의 드레인(76)과 P채널 FET의 드레인(77)은 출력단(VOUT)에 연결된다.
입력단(VIN)에 로직 H(High level)의 신호가 가해지면 N채널 FET는 턴온(turn on)되며, 동시에 P채널 FET는 턴 오프(turn off)되여 P채널 FET의 드레인 영역(77)과 소오스 영역(78)사이에는 전류가 흐르지 않는다.
드레인 영역(76), (77)에 연결된 출력단(VOUT)는 N채널 FET를 통해 저전압전원인 VSS 로 풀다운(pull down)된다. 이와 같이 CMOS 인버터(89)는 입력신호 로직 H(High level)를 출력신호 로직 L(Low level)로 반전(inverted)된다.
도 4a 내지 도 4e는 본 발명에 따른 반도체장치의 제조공정도이다.
도 4a를 참조하면, P형의 반도체 기판(61)상에 소자의 활성영역을 한정하는 절연산화막(63)을 실리콘국부산화(Local Oxidation of Silicon : 이하, LOCOS라 칭함) 방법으로 형성한다. 이어서 반도체기판내로 인(P)이온을 에너지 250 KeV, 도우즈 양 4.0 E 12 / ㎠ 로 기판전체에 전면주입(Blanket Implant)한다.
상기에서 절연산화막(63)을 통상의 LOCOS방법, 또는 개량 LOCOS 방법이나, 실리콘 반도체기판을 식각하여 절연층을 매몰하는 STI(Shallow Trench Isolation) 방법을 이용하여 형성할 수도 있으며 절연산화막(63)의 두께는 3,500 Å 정도이다.
도 4b를 참조하면, 반도체기판(61)표면에 리쏘그래피(Lithography)방법으로 N웰을 형성하는 영역이외 부분에 포토레지스트막(Photo-Resist, 211)을 형성한다. 즉, N웰을 형성하는 영역에 반도체기판표면이 노출된다. 이어서 두께 2.7 ㎛ 인 포토레지스트막(211)을 마스크로 하여 반도체기판내로 연속 2회의 이온주입(Serial Implants)을 한다.
연속 2회의 이온주입의 공정순서는 다음과 같다.
첫 번째로, 반도체기판(61)내로 에너지 700 KeV, 도우즈 양 2.0 E 13 / ㎠ 인 인(P)을 이온주입하여 , 인(P)이온주입으로 레트로 N웰(Retrograde N-Well)의 하단층(Lower Layer)을 형성한다.
두 번째로, 반도체기판(61)내로 에너지 120 KeV, 도우즈 양 2.0 E 12 / ㎠ 인 인(P)을 이온주입하여 , 인(P)이온주입으로 레트로 N웰(Retrograde N-Well)표면에 문턱전압조절용(Threshold Voltage) 층(Layer)을 형성한다.
상기에서, 첫 번째 이온 주입후 이온주입장치내의 진공 챔버내에 있는 반도체기판(61)을 다른 장비로 이동하지 않고, 이온주입장치의 이온가속기의 파라메터를 조절하여 두 번째 이온주입을 한다.
도 4c를 참조하면, 반도체기판(61)표면에 리쏘그래피(Lithography)방법으로 P웰을 형성하는 영역이외 부분에 포토레지스트막(Photo-Resist, 213)을 형성한다. 즉, P웰을 형성하는 영역에 반도체기판표면이 노출된다. 이어서 두께 2.7 ㎛ 인 포토레지스트막(213)을 마스크로 하여 반도체기판내로 연속 3회의 이온주입(Serial Implants)을 한다.
연속 3회의 이온주입의 공정순서는 다음과 같다.
첫 번째로, 반도체기판(61)내로 에너지 350 KeV, 도우즈 양 1.5 E 13 / ㎠ 인 보론(B)을 이온주입하여 , 보론(B)이온주입으로 레트로 P웰(Retrograde P-Well)의 하단층(Lower Layer)을 형성한다.
두 번째로, 반도체기판(61)내로 에너지 150 KeV, 도우즈 양 6.0 E 12 / ㎠ 인 보론(B)을 이온주입하여 , 보론(B)이온주입으로 레트로 P웰(Retrograde P-Well)의 중간층(Middle Layer)을 형성한다. 상기에서, 첫 번째 이온 주입후 이온주입장치내의 진공 챔버내에 있는 반도체기판(61)을 다른 장비로 이동하지 않고, 이온주입장치의 이온가속기의 파라메터를 조절하여 두 번째 이온주입을 한다.
세 번째로, 반도체기판(61)내로 에너지 80 KeV, 도우즈 양 1.0 E 12 / ㎠ 인 보론(B)을 이온주입하여, 보론(B)이온주입으로 레트로 P웰(Retrograde P-Well)표면에 문턱전압조절용(Threshold Voltage) 층(Layer)을 형성한다.
상기에서, 두 번째 이온 주입후 이온주입장치내의 진공 챔버내에 있는 반도체기판(61)을 다른 장비로 이동하지 않고, 이온주입장치의 이온가속기의 파라메터를 조절하여 세 번째 이온주입을 한다.
상기에서, 기판전체에 전면주입(Blanket Implant)된 인(P)이온은 P 웰 영역 내로의 반대 전도성의 보론(B)이온주입으로 반전 도핑(Counter Doping) 되어 P웰 영역이 보론(B)이온으로만 도우핑된다.
도 4d를 참조하면, 반도체기판(61)내로 이온주입된 불순물을 RTA(Rapid Thermal Anneal)장치에서 공정온도 1000℃, 공정시간 10 sec.동안 어닐링하여 역경사(Retrograde )프로파일(Profile)로 접합깊이가 각각 약 1.5 ㎛인 N웰영역(71)과 P웰영역(72)을 갖는 이중웰을 형성한다.
상기에서, 에너지 700 KeV, 도우즈 양 2.0 E 13 / ㎠ 인 인(P)을 이온주입하여 , 인(P)이온주입으로 레트로 N웰(Retrograde N-Well)의 하단층(Lower Layer)을 형성한다. 에너지 120 KeV, 도우즈 양 2.0 E 12 / ㎠ 인 인(P)을 이온주입하여 , 인(P)이온주입으로 레트로 N웰(Retrograde N-Well)표면에 문턱전압조절용(Threshold Voltage) 층(Layer)을 형성한다. 에너지 350 KeV, 도우즈 양 1.5 E 13 / ㎠ 인 보론(B)을 이온주입하여 , 보론(B)이온주입으로 레트로 P웰(Retrograde P-Well)의 하단층(Lower Layer)을 형성한다. 에너지 150 KeV, 도우즈 양 6.0 E 12 / ㎠ 인 보론(B)을 이온주입하여, 기판전체에 전면주입(Blanket Implant)된 에너지 250 KeV, 도우즈 양 4.0 E 12 / ㎠ 인 인(P)이온을 반전 도핑(Counter Doping)방법으로 제거(Annihilation)하여 레트로 P웰(Retrograde P-Well)의 중간층(Middle Layer)을 형성한다. 에너지 80 KeV, 도우즈 양 1.0 E 12 / ㎠ 인 보론(B)을 이온주입하여, 보론(B)이온주입으로 레트로 P웰(Retrograde P-Well)표면에 문턱전압조절용(Threshold Voltage) 층(Layer)을 형성한다.
도 4e를 참조하면, N웰 및 P웰 영역(71)(72)상에 열산화방법 또는 CVD(Chemical Vapor Deposition)방법으로 게이트절연막(73)을 형성하고, 이 게이트절연막(73)상에 다결정실리콘을 증착한 후 사진-식각(photo-etch)방법으로 패터닝하여 제 1 및 제 2 게이트(87)(88)를 형성한다. N웰 및 P웰 영역(71)(72)의 제 1 및 제 2 게이트(87)(88) 양측에 P형 및 N형 불순물을 높은 도우즈로 각각 이온 주입하여 P 채널 FET의 소오스 및 드레인 영역(78)(77)과 N 채널FET의 소오스 및 드레인 영역(75)(76)을 형성한다. 이때, P웰 및 N웰 영역(72)(71)내의 소정부분에 P형 및 N형 불순물이 높은 도우즈로 주입되어 P웰 및 N웰 콘택 영역(79)(80)도 각각 형성한다.
즉, N웰 영역(71) 내의 제 1 게이트(87) 양측에 P 채널FET의 소오스 및 드레인 영역(78)(77)을 형성할 때 P웰 영역(72)내의 소정부분에 P웰콘택 영역(79)을 동시에 형성한다. 또한, 상술한 방법과 동일한 방법으로 P웰 영역(72)에 N 채널 FET의 소오스 및 드레인 영역(75)(76)을 형성하면서 N웰 영역(71)내에 N웰콘택 영역(80)도 형성한다.
상술한 바와 같이 본 발명에 따른 반도체장치의 제조방법은 제 1 영역과 제 2 영역을 갖는 제 1 도전형의 반도체기판에 선택적으로 절연산화막을 형성하며, 상기 반도체기판의 상기 제 1영역과 상기 제 2영역내에 제 2 도전형의 불순물층을 형성하며, 상기 반도체기판의 상기 제 2영역에 제 1 마스크층을 형성하며, 상기 반도체기판의 상기 제 1영역내에 연속 이온주입방식으로 가속에너지와 도즈양이 서로 다른 제 2도전형의 불순물층을 형성하며, 상기 반도체기판의 상기 제 1영역에 제 2 마스크층을 형성하며, 상기 반도체기판의 상기 제 2영역내에 연속 이온주입방식으로 가속에너지와 도즈양이 서로 다른 제 1도전형의 불순물층을 형성한다.
따라서, 본 발명은 반도체기판내에 인(P)의 전면이온주입으로 웰(Well)의 측방향확산을 낮춰 추가공정없이 웰내의 트랜지스터의 소스/드레인 영역과 외부웰(Outside Well)간의 펀치스루(Punchthru)를 방지한다. 그리고 반도체기판내에 이중웰(Twin Well)형성을 위한 이온주입 가속에너지를 MeV 이하로 하여 반도체기판내에 점결함의 생성을 억제하여 접합누설전류를 감소시켜 소자특성을 양호하게 한다.

Claims (9)

  1. 제 1 도전형의 반도체기판과,
    상기 반도체기판의 제 1영역에 깊이 방향으로 불순물 농도가 증가되어 상기 반도체기판과 접합을 이루도록 불순물이 다른 에너지와 다른 도우즈로 이온 주입되어 형성된 제 2도전형의 제 1웰과,
    상기 반도체기판의 제 2영역에 깊이 방향으로 불순물 농도가 증가되어 상기 반도체기판과 접합을 이루도록 불순물이 다른 에너지와 다른 도우즈로 이온 주입되어 형성된 제 1도전형의 제 2웰을 포함하는 반도체 장치.
  2. 청구항 1항에 있어서, 상기 제 1웰과 상기 제 2웰의 접합깊이가 1.5 ㎛ 인 것을 특징으로 하는 반도체 장치.
  3. 청구항 1항에 있어서, 상기 반도체기판의 상기 제 2 웰내에 3회 연속 이온주입방식인 것을 특징으로 하는 반도체 장치.
  4. 청구항 1항에 있어서, 상기 반도체기판의 상기 제 2 웰내에 3회 연속 이온주입으로 레트로 웰(Retrograde Well)의 하단층과 중간층과 상기 레트로 웰(Retrograde Well)표면에 문턱전압조절용(Threshold Voltage)층을 갖는 것을 특징으로 하는 반도체 장치.
  5. 청구항 1항에 있어서, 상기 반도체기판의 상기 제 1 웰내에 2회 연속 이온주입으로레트로 웰(Retrograde Well)의 하단층과 상기 레트로 웰(Retrograde Well)표면에 문턱전압조절용(Threshold Voltage)층을 갖는 것을 특징으로 하는 반도체 장치.
  6. 제 1 영역과 제 2 영역을 갖는 제 1 도전형의 반도체기판에 선택적으로 절연산화막을 형성하는 공정과,
    상기 반도체기판의 상기 제 1영역과 상기 제 2영역내에 제 2 도전형의 불순물층을 형성하는 공정과,
    상기 반도체기판의 상기 제 2영역에 제 1 마스크층을 형성하는 공정과,
    상기 반도체기판의 상기 제 1영역내에 연속 이온주입방식으로 가속에너지와 도즈양이 서로 다른 제 2도전형의 불순물층을 형성하는 공정과,
    상기 반도체기판의 상기 제 1영역에 제 2 마스크층을 형성하는 공정과,
    상기 반도체기판의 상기 제 2영역내에 연속 이온주입방식으로 가속에너지와 도즈양이 서로 다른 제 1도전형의 불순물층을 형성하는 공정을 구비하는 반도체 장치의 제조방법.
  7. 청구항 6항에 있어서, 상기 제 1영역과 상기 제 2영역의 접합깊이가 1.5 ㎛ 인 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 청구항 6항에 있어서, 상기 반도체기판의 상기 제 1영역내에 2회 연속 이온주입방식인 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 청구항 6항에 있어서, 상기 반도체기판의 상기 제 2영역내에 3회 연속 이온주입방식인 것을 특징으로 하는 반도체 장치의 제조방법.
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