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KR100212174B1 - 4중 웰 구조의 반도체 장치 제조방법 - Google Patents

4중 웰 구조의 반도체 장치 제조방법 Download PDF

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KR100212174B1
KR100212174B1 KR1019960026318A KR19960026318A KR100212174B1 KR 100212174 B1 KR100212174 B1 KR 100212174B1 KR 1019960026318 A KR1019960026318 A KR 1019960026318A KR 19960026318 A KR19960026318 A KR 19960026318A KR 100212174 B1 KR100212174 B1 KR 100212174B1
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Abstract

본 발명은 4중 웰 구조의 단위셀을 갖는 반도체 장치의 제조방법을 개시한다. 이 방법은 N형 반도체 기판의 소정 부분에 단위셀당 5곳의 소자 분리 절열막을 형성하고 5곳의 소자 분리 절연막의 중앙 부분을 기준으로 단위셀 영역을 반으로 분할하는 마스크를 어느 일측에 형성하여, N웰을 형성한다. N웰 영역의 기판 표면에 PMOS의 낮은 분기전압 조절용 N형 불순물 층을 형성한다. 타측에 제2마스크를 형성하여 P형의 불순물을 이온주입하여 제2형의 웰을 형성한다. P웰 영역의 기판 표면에 NMOS의 분기전압 조절용 P형 불순물층을 형성한다. N웰 P웰 각각에 형성된 두 액티브 영역중 동일한 위치에 PMOS의 낮은 분기전압 영역과 NMOS의 노멀 분기전압 영역이 동시에 노출되는 제3마스크를 형성하고 노출된 액티브 영역에 N형의 불순물층을 형성한다. 제3감광막을 제거한 후, 각 소자 분리절연막 사이의 액티브 영역의 소정 위치에 게이트 산화막과 게이트 전극을 형성한다.

Description

4중 웰 구조의 반도체 장치 제조방법
제1(a)~(d)도는 본 발명의 제1 실시예에 따른 4중 웰 구조의 반도체 장치 제조방법을 보여주는 단면도.
제2도는 본 발명의 제2 실시예에 따라 형성된 4중 웰 구조의 반도체 장치의 요부 단면도.
제3(a)~(d)도는 본 발명의 제3 실시예에 따른 4중 웰 구조의 반도체 장치 제조방법을 보여주는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 소자 분리 절연막
3 : 게이트 절연막 14A, 14B, 24A, 24B : 게이트 전극
100 : 스크린 산화막 120 : 감광막(N-웰 마스크)
12 : N-웰 12A : PMOS저분기전압용 N형 불순물층
130 : 감광막(P-웰 마스크) 13 : P-웰
13A : NMOS 분기전압용 P형 불순물층
140, 240 : 감광막(카운트 도핑 마스크)
12B : PMOS노멀 분기전압 조절용 N형 불순물층
12C : PMOS분기전압 조절용 N형 불순물층
13B : NMOS저분기전압용 P형 불순물층 200 : 매몰 P형 불순물층
112A : PMOS분기전압용 N형 불순물층
112B : PMOS저분기전압용 N형 불순물층
113A : NMOS 저분기전압용 P형 불순물층
113B : NMOS노멀 분기전압 조절용 P형 불순물층
113C : NMOS분기전압 조절용 P형 불순물층
[기술분야]
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히 CMOS형 4중 웰 구조를 갖는 반도체 장치의 제조방법에 관한 것이다.
[종래기술]
일반적으로 반도체 장치의 고집적화 및 기능의 복잡화에 따라 집적회로의 특수한 성능을 요구하며, 그중의 하나로서 특정영역에 분기전압(Vt)이 상대적으로 낮은 NMOS와 PMOS를 사용하므로써 소오스/드레인 사이의 전압강하를 최소화하고, MOSFET의 특성을 향상시키므로써 반도체 장치의 기능을 향상시키고자 하고 있다.
[발명이 달성하고자 하는 과제]
그러나, 이러한 낮은 분기전압을 갖는 NMOS와 PMOS를 형성하기 위하여 NMOS와 PMOS영역에 각각 별도의 분기전압 조정을 위한 마스크 공정과 이온주입공정이 추가되므로써 생산단가가 증가하고, 공정단계의 추가로 인한 수율감소가 문제가 된다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 한 번의 이온주입공정으로 낮은 분기전압을 갖는 NMOS와 PMOS를 동시에 형성하여 공정단계를 최소화하므로써 생산단가를 감소하고, 공정단계의 추가로 인한 수율감소 문제를 해결할 수 있는 4중 웰 구조룰 갖는 반도체 장치의 제조방법을 제공하는데 그 목적이 있다.
[발명의 구성 및 작용]
본 발명에 따르면, 4중 웰 구조를 갖는 반도체 장치의 제조방법은 반도체 기판의 소정 부분에 단위셀당 5곳의 소자 분리 절연막을 형성하는 단계; 전면에 스크린 산화막을 형성하는 단계; 5곳의 소자 분리 절연막의 중앙 부분을 기준으로 단위셀 영역을 반으로 분할하는 제1감광막 마스크를 어느 일측에 형성하는 단계; 제1형의 불순물을 이온주입하여 제1형의 웰을 형성하는 단계; 제1형의 웰 영역의 기판 표면에 제2형의 MOS의 낮은 분기전압 조절용 제1형의 불순물 층을 형성하는 단계; 상기 제1감광막 마스크를 제거하고, 타측에 제2감광막 마스크를 형성하는 단계; 제2형의 불순물을 이온주입하여 제2형의 웰을 형성하는 단계; 제2형의 웰 영역의 기판 표면에 제1형의 MOS의 분기전압 조절용 제2형의 불순물층을 형성하는 단계; 제2형과 제1형의 웰 각각에 형성된 두 액티브 영역 중 동일한 위치에 제1형의 MOS의 낮은 분기전압 영역과 제2형 MOS의 노멀 분기전압 영역이 동시에 노출되는 제3감광막 마스크를 형성하는 단계; 노출된 액티브 영역에 제1형의 불순물층을 형성하는 단계; 제3감광막을 제거한 후, 각 소자 분리절연막 사이의 액티브 영역의 소정 위치에 게이트 산화막과 게이트 전극을 형성하는 단계를 포함한다.
본 발명에 따르면, 4중 웰 구조를 갖는 반도체 장치의 제조방법은 반도체 기판의 소정 부분에 단위셀당 5곳의 소자 분리 절연막을 형성하는 단계; 전면에 스크린 산화막을 형성하는 단계; 5곳의 소자 분리 절연막의 중앙 부분을 기준으로 단위셀 영역을 반으로 분할하는 제1감광막 마스크를 어느 일측에 형성하는 단계; 제1형의 불순물을 이온주입하여 제1형의 웰을 형성하는 단계; 제1형의 웰 영역의 기판 표면에 제2형의 MOS의 분기전압 조절용 제1형의 불순물 층을 형성하는 단계; 상기 제1감광막 마스크를 제거하고, 타측에 제2형의 웰 형성을 위한 제2감광막 마스크를 형성하는 단계; 제2형의 불순물을 이온주입하여 제2형의 웰을 형성하는 단계; 제2형의 웰 영역의 기판 표면에 제1형의 MOS의 낮은 분기전압 조절용 제2형의 불순물층을 형성하는 단계; 제1형과 제2형의 웰 각각에 형성된 두 액티브 영역중 동일한 위치에 제1형의 MOS노멀 분기전압 영역과 제2형 MOS 낮은 분기전압 영역이 동시에 노출되는 제3감광막 마스크를 형성하는 단계; 노출된 액티브 영역에 제2형의 불순물을 이온주입하여 제2형의 불순물층을 형성하는 단계; 제3감광막을 제거한 후, 각 소자 분리절연막 사이의 액티브 영역의 소정 위치에 게이트 산화막과 게이트 전극을 형성하는 단계를 포함한다.
[실시예]
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
제1(a)~(d)도는 본 발명의 제1 실시예에 따라 낮은 분기전압을 갖는 4중 웰 구조를 갖는 반도체 장치의 제조과정을 나타내는 단면도로서, (a)에 도시된 것처럼, 반도체 기판(1)의 소정부분에 소자 분리 절연막(2)를 형성하고, 소정 두께의 감광막으로 N-웰 마스크(120)를 형성한다. 그런다음, N형 불순물을 이온주입하여 N-웰을 형성하고, N-웰(12) 영역의 기판 표면에 PMOS 낮은 분기전압용 N형 불순물층을 형성한다. 여기서, 상기 N-웰 마스크(120)을 위한 감광막 두께는 대략 2~4㎛로 형성되고, N-웰(12)은 인(Phosphorus)을 700KeVv~1.5MeV의 주입에너지와 1E13~5E12이온/㎠의 주입량으로 이온주입하여 PMOS의 분기전압이 대략 -0.1~-0.45V정도되도록 형성한다. 또한, 도면에는 도시되지 않았지만, 소자분리 절연막(2)을 형성한 후, 기판 표면에서 소정 깊이 이하에 매몰된 P형 불순물 층을 형성할 수 있다.
다음으로, (b)에 도시한 것처럼, 소정 두께의 감광막으로 P-웰 마스크(130)를 형성하고, P-웰(13)영역의 기판 표면에 NMOS 분기전압용 P형 불순물층(13A)을 형성한다. 여기서, P-웰 마스크(130)을 위한 감광막 두께는 대략 2~4㎛이고, P-웰(13)은 보론을 500KeV~700KeV의 에너지와 1E13~5E13이온/㎠의 주입량으로 이온주입하여 형성하고, NMOS분기전압 조절용 P형 불순물층(13A)은 보론을 대략 70KeV~120KeV의 주입 에너지와, 5E12~2E13이온/㎠의 주입량으로 이온주입하고, 10KeV~30KeV의 주입 에너지와, 1E12~5E12의 주입량으로 이온주입하여 NMOS의 분기전압이 대략 0.45~0.7V정도 되도록 형성한다.
다음으로, (c)와 같이, 소정 두께의 감광막으로 카운트 도핑 마스크(140)을 형성하되, NMOS 낮은 분기전압 영역과 PMOS노멀 분기전압 영역이 동시에 노출되도록 형성하고, 기판 표면에 PMOS 노멀 분기전압 조절용 N형 불순물층(12B)을 형성한다. 여기서 상기 PMOS 노멀 분기전압 조절용 N형 불순물층(12B)은 인을 대략 30KeV~80KeV의 주입 에너지와 1E12~8E12이온/㎠의 주입량으로 이온주입하여 상기 PMOS 노멀 분기전압 조절용 N형 불순물층(12A)과 합산되어 PMOS의 노멀 분기전압이 대략 -0.45~-0.7V정도 되도록 형성하고, P-웰 내의 NMOS 낮은 분기 전압 영역에는 N형 불순물이 P형 불순물에 대해 카운트 도핑되어 NMOS의 낮은 분기전압이 대략 0.1~0.4V정도 되도록 한다.
다음으로, 게이트 절연막(3)을 형성하고, 게이트 전극(14A, 14B, 24A, 24B)을 형성한다. P-웰 영역 소정 부분에 낮은 분기 전압을 갖는 NMOS와 노멀 분기전압을 갖는 NMOS가 형성되고, N-웰 영역 소정 부분에 낮은 분기전압을 갖는 PMOS와 노멀 분기전압을 갖는 PMOS가 형성된다.
제2도는 본 발명의 제2 실시예에 따른 것으로서, 낮은 분기전압과 4중 웰 구조를 갖는 반도체 장치를 나타낸 단면도이다.
제2도에 도시된 반도체 장치는 반도체 기판(1)의 소정 부분에 소자 분리 절연막(2)을 형성하고, 상기 N-웰 마스크(120)용 감광막을 지나 소정 깊이 이하로 P형 불순물을 이온주입하여 매몰 P형 불순물층(200)을 형성하되, 상기 N-웰 마스크(120)을 위한 감광막 두께는 대략 2~3㎛로 형성하고, 상기 매몰 P형 불순물층(200)은 보론을 대략 1.5MeV~2.5MeV의 주입에너지와, 1E13~5E13이온/㎠의 주입량으로 이온주입하여 형성한다. N형 불순물을 이온주입하여 N-웰을 형성하고, N-웰(12) 영역의 기판 표면에 PMOS 낮은 분기전압용 N형 불순물층(12A)을 형성하고, 소정 두께의 감광막으로 P-웰 마스크(130)을 형성하고, 소정 두께의 감광막으로 카운트 도핑 마스크(14)를 형성하되 NMOS 낮은 분기전압 영역과 PMOS 노멀 분기전압 영역이 동시에 노출되도록 형성하고, 기판 표면에 PMOS 노멀 분기전압 조절용 N형 불순물층(12B)을 형성하고, 게이트 절연막(3)을 형성하되, 게이트 전극(14A, 14B, 24A, 24B)를 형성한다.
P-웰 영역 소정 부분에 낮은 분기전압을 갖는 NMOS와 노멀 분기전압을 갖는 NMOS가 형성되고, N-웰 영역 소정 부분에 낮은 분기전압을 갖는 PMOS와 노멀 분기전압을 갖는 PMOS가 형성된다.
제3(a)~(d)도는 본 발명의 제3 실시예에 따라 낮은 분기전압과 4중 웰 구조를 갖는 반도체 장치의 제조과정을 나타내는 단면도이다.
(a)에 도시된 것처럼, 반도체 기판(1)의 CMOS형성을 위한 단위셀 영역으로 예정딘 부분에 5곳의 소자 분리 절연막(2)을 형성하고, 전면에 스크린 산화막(100)을 형성한다. 5곳의 소자 분리 절연막중 중앙의 소자 분리 절연막의 반을 포함한 3곳의 소자 분리 절연막을 덮는 소정 두께의 감광막으로 N-웰 마스크(120)를 형성한다. 그런다음, N형 불순물을 이온주입하여 N-웰을 형성하고, N-웰(12) 영역의 기판 표면에 PMOS 낮은 분기전압용 N형 불순물층(112A)을 형성한다. 여기서, 상기 PMOS 분기전압 조절용 N형 불순물층(112A)은 인(Phosphorus)을 180KeV~250KeV의 주입에너지와 5E12~2E13이온/㎠의 주입량으로 이온주입하고, 30KeV~80KeV의 주입에너지와, 2E12~8E12이온/㎠의 주입량으로 이온주입하여 PMOS의 분기전압이 대략 -0.45~-0.7V정도 되도록 형성한다.
다음으로, (b)에 도시된 것처럼, 소정 두께의 감광막으로 P-웰 마스크(130)을 형성하고, P-웰(13) 영역의 기판 표면에 NMOS 낮은 분기전압용 P형 불순물층(113A)을 형성한다. 여기서, NMOS 낮은 분기전압용 P형 불순물층(113A)은 보론을 대략 70KeV~120KeV의 주입에너지와 5E12~2E13이온/㎠의 주입량으로 이온주입하고, 10KeV~30KeV의 주입 에너지와, 2E11~3E12이온/㎠의 주입량으로 이온주입하거나 이온주입을 하지 않아 NMOS의 분기전압이 대략 0.1~0.4V정도 되도록 형성한다.
다음으로, (c)와 같이, 인접하는 2곳의 소자 분리 절연막을 덮는 소정 두께의 감광막으로 카운트 도핑 마스크(240)를 형성하되, NMOS 노멀 분기전압 영역과 PMOS 낮은 분기전압 영역이 동시에 노출되도록 형성하고, 기판 표면에 NMOS 노멀 분기전압 조절용 N형 불순물층(113B)을 형성한다. 여기서 상기 NMOS 노멀 분기전압 조절용 P형 불순물층(113B)은 보론을 대략 10KeV~30KeV의 주입 에너지와 1E12~5E12이온/㎠의 주입량으로 이온주입하여 상기 NMOS 노멀 분기전압이 대략 0.45~0.7V정도 되도록 형성하고, N-웰내의 PMOS 낮은 분기전압 영역에는 P형 불순물이 N형 불순물에 대해 카운트 도핑되어 PMOS의 낮은 분기전압이 대략 -0.1~-0.4V정도 되도록 한다.
다음으로, 게이트 절연막(3)을 형성하고, 게이트 전극(14A, 14B, 24A, 24B)을 R공지의 사진식각 방법에 의하여 형성한다.
상기 과정들을 통하여 P-웰 영역 소정 부분에 낮은 분기전압을 갖는 NMOS와 노멀 분기전압을 갖는 NMOS가 형성되고, N-웰 영역 소정 부분에 낮은 분기전압을 갖는 PMOS와 노멀 분기전압을 갖는 PMOS가 형성된다.
[발명의 효과]
이상에서 설명한 바와 같이, 본 발명에 의하면 NMOS와 PMOS의 낮은 분기전압을 형성하는데 있어서, 한 번의 이온주입 공정으로 낮은 분기전압을 갖는 NMOS와 PMOS를 동시에 형성하여 공정단계를 최소화하므로써, 생산단가를 감소하고, 공정단계의 추가로 인한 수율감소 문제를 해결하는 효과를 제공한다.
여기에서는 본 발명의 특정실시예에 대하여 설명하고 도시하였지만 당업자에 의하여 이에 대한 수정관 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정관 변형을 포함하는 것으로 이해할 수 있다.

Claims (28)

  1. 반도체 기판의 소정 부분에 단위셀당 5곳의 소자 분리 절연막을 형성하는 단계; 5곳의 소자 분리 절연막의 중앙 부분을 기준으로 단위셀 영역을 반으로 분할하는 제1감광막 마스크를 어느 일측에 형성하는 단계; 제1형의 불순물을 이온주입하여 제1형의 웰을 형성하는 단계; 제1형의 웰 영역의 기판 표면에 제2형의 MOS의 낮은 분기전압 조절용 제1형의 불순물 층을 형성하는 단계; 상기 제1감광막 마스크를 제거하고, 타측에 제2감광막 마스크를 형성하는 단계; 제2형의 불순물을 이온주입하여 제2형의 웰을 형성하는 단계; 제2형의 웰 영역의 기판 표면에 제1형의 MOS의 분기전압 조절용 제2형의 불순물층을 형성하는 단계; 제2형과 제1형의 웰 각가에 형성된 두 액티브 영역중 동일한 위치에 제1형의 MOS의 낮은 분기전압 영역과 제2형 MOS의 노멀 분기전압 영역이 동시에 노출되는 제3감광막 마스크를 형성하는 단계; 노출된 액티브 영역에 제1형의 불순물층을 형성하는 단계; 제3감광막을 제거한 후, 각 소자 분리절연막 사이의 액티브 영역의 소정 위치에 게이트 산화막과 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 4중 웰 구조의 반도체 장치 제조방법.
  2. 제1항에 있어서, 상기 제1형의 불순물은 N형이고, 제2형의 불순물은 P형인 것을 특징으로 하는 4중 웰 구조의 반도체 장치 제조방법.
  3. 제2항에 있어서, 상기 소자분리 절연막의 형성단계와 제1감광막 마스크의 형성단계 사이에 기판표면에서 소정 깊이 이하에 P형의 매몰층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 4중 웰 구조의 반도체 장치 제조방법.
  4. 제3항에 있어서, 상기 P형의 불순물은 보론이고, 1.5KeV~2.5KeV의 주입에너지와 1E13~5E13이온/㎠의 주입량으로 이온주입하여 형성하는 것을 특징으로 하는 4중 웰 구조의 반도체 장치 제조방법.
  5. 제2항에 있어서, 상기 N웰을 위한 불순물은 인이고, 제1감광막의 두께를 2~4㎛의 두께로 형성한 상태에서 700KeV~1.5MeV의 주입 에너지와 1E13~5E13이온/㎠의 주입량으로 이온주입하여 형성하는 것을 특징으로 하는 4중 웰 구조의 반도체 장치 제조방법.
  6. 제2항에 있어서, 상기 PMOS의 낮은 분기전압 조절용 N형 불순물층은 제1감광막의 두께를 2~4㎛의 두께로 형성한 상태에서 인을 180KeV~250KeV의 주입 에너지와 5E12~2E13이온/㎠의 주입량으로 이온주입하고, 30KeV~80KeV의 주입 에너지와 5E11~5E12이온/㎠의 주입량으로 이온주입하여 PMOS의 분기전압이 -0.1~-0.45V가 되도록 형성하는 것을 특징으로 하는 4중 웰 구조의 반도체 장치 제조방법.
  7. 제2항에 있어서, 상기 P웰을 위한 불순물은 보론이고, 제2감광막의 두께를 2~4㎛의 두께로 형성한 상태에서 500KeV~700KeV의 주입 에너지의 1E13~5E13이온/㎠의 주입량으로 이온주입하여 형성하는 것을 특징으로 하는 4중 웰 구조의 반도체 장치 제조방법.
  8. 제2항에 있어서, 상기 NMOS의 분기전압 조절용 P형 불순물층은 제2감광막의 두께를 2~4㎛의 두께로 형성한 상태에서 보론을 70KeV~120KeV의 주입 에너지와 5E12~2E13이온/㎠의 주입량으로 이온주입하고, 10KeV~30KeV의 주입 에너지와 1E12~5E12이온/㎠의 주입량으로 이온주입하여 NMOS의 분기전압이 0.45~0.7V가 되도록 형성하는 것을 특징으로 하는 4중 웰 구조의 반도체 장치 제조방법.
  9. 제1항에 있어서, 상기 제1감광막 마스크를 형성하는 단계와 제1형의 웰을 형성하는 단계 사이에 기판의 소정 깊이 이하에 매몰층을 형성하기 위하여 제2형의 불순물을 이온주입하는 단계를 더 구비하는 것을 특징으로 하는 4중 웰 구조의 반도체 장치 제조방법.
  10. 제2항 제3항 및 제9항에 있어서, 상기 N웰을 위한 불순물은 인이고, 제1감광막의 두께를 2~4㎛의 두께로 형성한 상태에서 700KeV~1.5MeV의 주입 에너지와 1E13~5E13이온/㎠의 주입량으로 이온주입하여 형성하는 것을 특징으로 하는 4중 웰 구조의 반도체 장치 제조방법.
  11. 제2항, 제3항 및 제9항 중 어느 한 항에 있어서, 상기 PMOS의 낮은 분기전압 조절용 N형 불순물층은 제1감광막의 두께를 2~4㎛의 두께로 형성한 상태에서 인을 180KeV~250KeV의 주입 에너지와 5E12~2E13이온/㎠의 주입량으로 이온주입하고, 30KeV~80KeV의 주입 에너지와 5E11~5E12이온/㎠의 주입량으로 이온주입하여 PMOS의 분기전압이 -0.1~-0.45V가 되도록 형성하는 것을 특징으로 하는 4중 웰 구조의 반도체 장치 제조방법.
  12. 제2항, 제3항 및 제9항 중 어느 한 항에 있어서, 상기 P웰을 위한 불순물은 보론이고, 제2감광막의 두께를 2~4㎛의 두께로 형성한 상태에서 500KeV~700KeV의 주입 에너지와 1E13~5E13이온/㎠의 주입량으로 이온주입하여 형성하는 것을 특징으로 하는 4중 웰 구조의 반도체 장치 제조방법.
  13. 제2항, 제3항 및 제9항 중 어느 한 항에 있어서, 상기 NMOS의 분기전압 조절용 P형 불순물층은 제2감광막의 두께를 2~4㎛의 두께로 형성한 상태에서 보론을 70KeV~120KeV의 주입 에너지와 5E12~2E13이온/㎠의 주입량으로 이온주입하고, 10KeV~30KeV의 주입 에너지와 1E12~5E12이온/㎠의 주입량으로 이온주입하여 NMOS의 분기전압이 0.45~0.7V가 되도록 형성하는 것을 특징으로 하는 4중 웰 구조의 반도체 장치 제조방법.
  14. 제2항, 제3항 및 제9항 중 어느 한 항에 있어서, 상기 PMOS 노멀 분기전압 조절용 제2형 불순물층은 인을 30KeV~80KeV의 주입에너지와, 1E12~8E12이온/㎠의 주입량으로 이온주입하여 PMOS의 낮은 분기전압 조절용 N형 불순물층과 합산되어 PMOS의 노멀 분기전압이 -0.45~-0.75V로 되도록 형성하고, P웰 내의 NMOS의 낮은 분기전압 영역에는 N형 불순물이 P형 불순물에 대해 카운트 도핑되어 NMOS의 낮은 분기전압이 0.1~0.4V가 되도록 형성하는 것을 특징으로 하는 4중 웰 구조의 반도체 장치 제조방법.
  15. 반도체 기판의 소정 부분에 단위셀당 5곳의 소자 분리 절연막을 형성하는 단계; 5곳의 소자 분리 절연막의 중앙 부분을 기준으로 단위셀 영역을 반으로 분할하는 제1감광막 마스크를 어느 일측에 형성하는 단계; 제1형의 불순물은 이온주입하여 제1형의 웰을 형성하는 단계; 제1형의 웰 영역의 기판 표면에 제2형의 MOS의 분기전압 조절용 제1형의 불순물 층을 형성하는 단계; 상기 제1감광막 마스크를 제거하고, 타측에 제2형의 웰 형성을 위한 제2감광막 마스크를 형성하는 단계; 제2형의 불순물을 이온주입하여 제2형의 웰을 형성하는 단계; 제2형의 웰 영역의 기판 표면에 제1형의 MOS의 낮은 분기전압 조절용 제2형의 불순물층을 형성하는 단계; 제1형과 제2형의 웰 각각에 형성된 두 액티브 영역중 동일한 위치에 제1형의 MOS 노멀 분기전압 영역과 제2형 MOS낮은 분기전압 영역이 동시에 노출되는 제3감광막 마스크를 형성하는 단계; 노출된 액티브 영역에 제2형의 불순물을 이온주입하여 제2형의 불순물층을 형성하는 단계; 제3감광막을 제거한 후, 각 소자 분리절연막 사이의 액티브 영역의 소정 위치에 게이트 산화막과 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 4중 웰 구조의 반도체 장치 제조방법.
  16. 제15항에 있어서, 상기 제1형의 불순물은 N형이고, 제2형의 불순물은 P형인 것을 특징으로 하는 4중 웰 구조의 반도체 장치 제조방법.
  17. 제16항에 있어서, 상기 소자분리 절연막의 형성단계와 제1감광막 마스크의 형성단계 사이에 기판표면에서 소정 깊이 이하에 P형의 매몰층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 4중 웰 구조의 반도체 장치 제조방법.
  18. 제17항에 있어서, 상기 P형의 불순물은 보론이고, 1.5KeV~2.5KeV의 주입에너지와 1E13~5E13이온/㎠의 주입량으로 이온주입하여 형성하는 것을 특징으로 하는 4중 웰 구조의 반도체 장치 제조방법.
  19. 제16항에 있어서, 상기 N웰을 위한 불순물은 인이고, 제1감광막의 두께를 2~4㎛의 두께로 형성한 상태에서 700KeV~1.5MeV의 주입 에너지와 1E13~5E13이온/㎠의 주입량으로 이온주입하여 형성하는 것을 특징으로 하는 4중 웰 구조의 반도체 장치 제조방법.
  20. 제16항에 있어서, 상기 PMOS의 분기전압 조절용 N형 불순물층은 제1감광막의 두께를 2~4㎛의 두께로 형성한 상태에서 인을 180KeV~250KeV의 주입 에너지와 5E12~2E13이온/㎠의 주입량으로 이온주입하고, 30KeV~80KeV의 주입에너지와 5E11~5E12이온/㎠의 주입량으로 이온주입하여 PMOS의 분기전압이 -0.45~-0.7V가 되도록 형성하는 것을 특징으로 하는 4중 웰 구조의 반도체 장치 제조방법.
  21. 제16항에 있어서, 상기 P웰을 위한 불순물은 보론이고, 제2감광막의 두께를 2~4㎛의 두께로 형성한 상태에서 500KeV~700KeV의 주입 에너지와 1E13~5E13이온/㎠의 주입량으로 이온주입하여 형성하는 것을 특징으로 하는 4중 웰 구조의 반도체 장치 제조방법.
  22. 제16항에 있어서, 상기 NMOS의 분기전압 조절용 P형 불순물층은 제2감광막의 두께를 2~4㎛의 두께로 형성한 상태에서 보론을 70KeV~120KeV의 주입 에너지와 5E12~2E13이온/㎠의 주입량으로 이온주입하고, 10KeV~30KeV의 주입에너지와 2E11~3E12이온/㎠의 주입량으로 이온주입을 하거나 이온주입을 하지 않아 NMOS의 분기전압이 0.1~0.4V가 되도록 형성하는 것을 특징으로 하는 4중 웰 구조의 반도체 장치 제조방법.
  23. 제15항에 있어서, 상기 제1감광막 마스크를 형성하는 단계와 제1형의 웰을 형성하는 단계 사이에 기판의 소정 깊이 이하에 매몰층을 형성하기 위하여 제2형의 불순물을 이온주입하는 단계를 더 구비하는 것을 특징으로 하는 4중 웰 구조의 반도체 장치 제조방법.
  24. 제16항, 제17항 및 제23항 중 어느 한 항에 있어서, 상기 N웰을 위한 불순물은 인이고, 제1감광막의 두께를 2~4㎛의 두께로 형성한 상태에서 700KeV~1.5MeV의 주입 에너지와 1E13~5E13이온/㎠의 주입량으로 이온주입하여 형성하는 것을 특징으로 하는 4중 웰 구조의 반도체 장치 제조방법.
  25. 제16항, 제17항 및 제23항 중 어느 한 항에 있어서, 상기 PMOS의 분기전압 조절용 N형 불순물층은 제1감광막의 두께를 2~4㎛의 두께로 형성한 상태에서 인을 180KeV~250KeV의 주입 에너지와 5E12~2E13이온/㎠의 주입량으로 이온주입하고, 30KeV~80KeV의 주입 에너지와 2E12~8E12이온/㎠의 주입량으로 이온주입하여 PMOS의 분기전압이 -0.45~-0.7V가 되도록 형성하는 것을 특징으로 하는 4중 웰 구조의 반도체 장치 제조방법.
  26. 제16항, 제17항 및 제23항 중 어느 한 항에 있어서, 상기 P웰을 위한 불순물은 보론이고, 제2감광막의 두께를 2~4㎛의 두께로 형성한 상태에서 500KeV~700KeV의 주입 에너지와 1E13~5E13이온/㎠의 주입량으로 이온주입하여 형성하는 것을 특징으로 하는 4중 웰 구조의 반도체 장치 제조방법.
  27. 제16항, 제17항 및 제23항 중 어느 한 항에 있어서, 상기 NMOS의 낮은 분기전압 조절용 P형 불순물층은 제2감광막의 두께를 2~4㎛의 두께로 형성한 상태에서 보론을 70KeV~120KeV의 주입 에너지와 5E12~2E13이온/㎠의 주입량으로 이온주입하고, 10KeV~30KeV의 주입 에너지와 2E11~3E12이온/㎠의 주입량으로 이온주입하거나 이온주입을 하지 않아 NMOS의 분기전압이 0.1~0.4V가 되도록 형성하는 것을 특징으로 하는 4중 웰구조의 반도체 장치 제조방법.
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