[go: up one dir, main page]

NL8803213A - Werkwijze voor het vervaardigen van een snelle cmos ttl halfgeleiderinrichting. - Google Patents

Werkwijze voor het vervaardigen van een snelle cmos ttl halfgeleiderinrichting. Download PDF

Info

Publication number
NL8803213A
NL8803213A NL8803213A NL8803213A NL8803213A NL 8803213 A NL8803213 A NL 8803213A NL 8803213 A NL8803213 A NL 8803213A NL 8803213 A NL8803213 A NL 8803213A NL 8803213 A NL8803213 A NL 8803213A
Authority
NL
Netherlands
Prior art keywords
zone
oxide layer
forming
substrate
layer
Prior art date
Application number
NL8803213A
Other languages
English (en)
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of NL8803213A publication Critical patent/NL8803213A/nl

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0188—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/858—Complementary IGFETs, e.g. CMOS comprising a P-type well but not an N-type well

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

* ’883084/Ti *
Korte aanduiding: Werkwijze voor het vervaardigen van een snelle CMOS TTL halfgeleiderinrichting.
De onderhavige uitvinding heeft betrekking op een werkwijze voor het vervaardigen van een snelle CMOS TTL (in het nuvolgende aangeduid als een "HCT") halfgeleiderinrich-ting en in het bijzonder op een werkwijze voor het instellen 5 van de werksnelheid van de halfgeleiderinrichting door de capaciteit in de veldzone daarvan.
In het algemeen wordt de werksnelheid van een halfgeleiderinrichting, welke wordt toegepast in een logische keten bepaald door twee factoren, en wel het ontwerp van de 10 keten en het fabricageproces. De instelling van de werksnelheid door middel van het fabricageproces is mogelijk door het instellen van de parasitaire capaciteit, die resulteert uit de dikte van de veldoxydelaag. Omdat het mogelijk wordt door een instelling van de parasitaire capaciteit de tijd-15 constante τ van de tijdfunctie, die wordt bepaald door de weerstandscomponent en de parasitaire capaciteit te veranderen, kan de werksnelheid van een halfgeleiderinrichting in zekere mate worden geregeld door het bijstellen van de dikte van de veldoxydelaag tijdens het vervaardigingsproces.
20 Figuur 1 toont een gebruikelijke CMOS invertor met een PMOS veldeffecttransistor (PMOS) en een NMOS veldeffecttran-sistor (NMOS), waarin de ingangsdata Vi worden geïnverteerd tot de uitgangsdata Vo. Figuur 2 toont een dwarsdoorsnede van de veldzone tussen NMOS en PMOS, gearceerd met schuine 25 lijnen in figuur 1, waarbij de zone 1 een N-halfgeleidersub-straat voorstelt, de zone 2 een P-putgebied ter vorming van de NMOS, de zone 3 een ohms contact is van de P-put, de zone 4 een N+ zone is van de NMOS afvoer, de zone 5 een N+ stop-kanaal is, de zone 6 een P+ zone is van de PMOS afvoer, 30 de zone 7 een veldoxydelaag is en de zone 8 een metaalverbinding is voor het verbinden van respectievelijk de afvoeren van PMOS en NMOS. Bij een dergelijke CMOS structuur is het, omdat de onderste zone van de veldoxydelaag 7 wordt gevormd uit een hoge concentratie P+ zone en een lage 35 concentratie N-zone moeilijk de capaciteit van de veldzone 88 032137 ï ' 2 in te stellen. De vervaardigingswijze volgens de stand der techniek vergt dan twee vervaardigingsstappen, waarvan er een wordt aangeduid als een AHCT stap voor het vergroten van de dikte der veldoxydelaag, en de andere als een HCTLS stap 5 voor het verkleinen van de dikte van de veldoxydelaag. Dit maakt uiteraard de vervaardiging gecompliceerd.
De uitvinding beoogt een werkwijze voor het vervaardigen van een halfgeleiderinrichting te verschaffen, waarbij een gemakkelijke regeling van de dikte van de veldoxydelaag 10 in een enkele vervaardigingsstap mogelijk is.
Dit doel wordt volgens de uitvinding bereikt met een werkwijze, omvattende de stappen van het werkwijze voor het vervaardigen van een halfgeleiderinrichting, omvattende de stappen van het: 15 vormen van een putgebied met tweede geleidbaarheidstype over een siliciumhalfgeleidersubstraat van eerste geleidbaarheidstype; vormen van successievelijk een eerste oxydelaag en nitridelaag over genoemd substraat;
20 vormen van een afvoer en een bron van een eerste MOS
transistor over genoemde putzone, en stop-kanaalzones in gespecificeerde zones over genoemd substraat; vormen van ohmse contactzones in de rand van genoemde put, en afvoer en bron van een tweede MOS-transistor in 25 genoemde stop-kanaalzones over genoemd substraat; vormen van een oxydelaag op het gehele oppervlak van genoemd substraat ter vorming van een poortoxydelaag na het verwijderen van genoemde nitridelaag en genoemde eerste oxydelaag van de poortzones van genoemde eerste en tweede 30 MOS-transistoren; vormen van contactvensters voor het vormen van contacten met de bron en afvoer van genoemde eerste en tweede MOS-transistors; vormen van een patroon van eerste metalen lagen ter 35 vorming van elektroden van genoemde eerste en tweede MOS-transistors; vormen van een patroon van een lage temperatuuroxydelaag over genoemde eerste metaallaag teneinde te isoleren 8803213: * 3 van een gespecificeerd deel; vormen van het patroon van een tweede metaallaag, verbonden met genoemde eerste metaallaag door genoemde contactvensters, geïsoleerd van genoemde eerste metaallaag 5 door genoemde laagtemperatuuroxydelaag; en vormen van een beschermingslaag over genoemde tweede metaallaag.
Voorkeursuitvoeringsvormen der werkwijze zijn beschreven in de volgconclusies.
10 De uitvinding wordt toegelicht aan de hand van de tekening. Hierin is:
Figuur 1 het schema van een gebruikelijke CMOS invertor;
Figuur 2 een dwarsdoorsnede van de zone a in figuur 1; 15 terwijl de figuren 3A-3X welke het vervaardigingsproces volgens de uitvinding toelichten.
De werkwijze volgens de uitvinding zal worden toegelicht aan de hand van de figuren 3A tot en met 31, die een dwarsdoorsnede tonen van een halfgeleiderinrichting en wel 20 van een CMOS invertor tijdens de verschillende stappen van het vervaardigingsproces daarvan. Op een N silicium substraat 10 wordt eerst een oxydelaag 11 gevormd met een dikte van 2000-3000 A. Teneinde de P-type putzone van de NMOS te vormen, wordt fotolak aangebracht op het gehele bovenopper-25 vlak van het substraat 10 en wordt met de gebruikelijke fotolithografie en een fotolakmaskeringspatroon 3 het venster 12 over de zone gevormd voor het vormen van de P-put. Na het etsen van de delen van de oxydelaag 11, die vrij zijn via het venster 12, gebruikmakend van het fotolak- 30 maskeerpatroon 13 als masker, wordt boor door ionenimplanta- 13 tie ingebracht in deze delen in een dosis van 2x10 - 13 2 3x10 ionen/cm met een energie van 40-50 KeV ter vorming van een P-type ionen geïmplanteerde zone 14, zoals figuur 3A dit toont, zodat de P-put kan worden gevormd. Na het verwij-35 deren van het fotolakmaskeerpatroon worden P-ionen voor een P-type ionen geïmplanteerde zone 14 herverdeeld (of gediffu-seerd) ter vorming van de P-put 15 met het gebruikelijke indrijfprocédé. Tijdens dit proces moet de overgangsdiepte 8603213 7 4 van de P-put 5-6 μπι zijn, en op het bovenoppervlak van de P-put 15 wordt een oxydelaag van 5000-5500 A gegroeid.
Daarna worden de aanvankelijke oxydelaag 11 op het substraat 10, en de oxydelaag die is gegroeid tijdens het 5 indrijfproces, niet aangegeven in de figuren, alle verwijderd. Op het hele bovenoppervlak van het substraat wordt een oxydelaag 16 neergeslagen met een dikte van 150-200 A, op het bovenoppervlak waarvan een nitridelaag 17 met de gebruikelijke CVD methode wordt neergeslagen. Op de nitridelaag 17 10 wordt fotolak aangebracht en met de gebruikelijke fotolithografie wordt het maskerpatroon 22, aangegeven in figuur 3B, gevormd, met een P-putzone 18, ter vorming van NMOS, een bovenste substraatzone 19 ter vorming van de PMOS, een P+ ohmse contactzone 20 in de rand van de P-putzone, en het 15 bovenoppervlak van de N+ stop-kanaalzone 21. Na het etsen van de delen van de nitridelaag 17, die toegankelijk zijn via het fotolakmaskerpatroon 22, wordt het maskerpatroon 22 van een substraat verwijderd en met de gebruikelijke hitte-bewerking wordt een veldoxydelaag 23 gegroeid met een dikte 20 van ongeveer 1100 A. In deze werkwijzestap kan de dikte van de veldoxydelaag 23 willekeurig worden ingesteld door het besturen van de diffusieverhittingscyclus. Bij het voorbeeld kan, hoewel de dikte van de veldoxydelaag 1100 A kan zijn ter verkrijging van een snelle invertor, deze dikte worden 25 verkleind tot 700 A, 500 A, 300 A, etc. om lagere snelheden te realiseren. Ook kan de veldoxydelaag niet worden gegroeid.
Op het hele bovenoppervlak van het substraat 18 wordt fotolak aangebracht en met de gebruikelijke fotolithografie 30 wordt een maskeerpatroon 26 gevormd, zoals aangegeven in figuur 3C, dat de zones met uitzondering van de zone 24 afdekt ter vorming van de afvoer en de bron van de NMOS, en en een stop-kanaalzone 25. Na het etsen van de delen der nitridelaag 17, die vrij zijn door het maskeerpatroon 26 35 worden in de geëtste delen fosforionen geïmplanteerd in een dosis van lxl0±3 - 3xl013 ionen/cnr met een energie van 50-60 KeV, en vervolgens wordt door ionenimplantatie arseen ingebracht met een dosis van 2x10"^ - 4x10·*"^ ionen/cm^ met 8803213? 5 ' een energie van 70-80 KeV, ter vorming van de N+ ionen implanteerzones 27 en 28.
Zoals boven omschreven zal, wanneer fosfor en arseenio-nen successievelijk worden geïmplanteerd, de overgangdoor-5 slagspanning van de NMOS toenemen ter verbetering van de karakteristieken van de NMOS.
Na het verwijderen van het maskeerpatroon 26 worden de N+ ionen implantatiezones 27 en 28 geactiveerd door de gebruikelijke hittebewerking ter vorming van de afvoer en 10 bron 29 van de NMOS stop-kanaalzone 30. De overgangsdiepte van de N+ zone, gevormd tijdens dit proces is ongeveer 0,5 μπι, en op het bovenoppervlak van de N+ zones 29 en 30 wordt de oxydelaag 31 van 1000 A gevormd.
Op het gehele bovenoppervlak van het substraat wordt 15 fotolak aangebracht ter vorming van het maskeerpatroon 34, gebruikmakend van de gebruikelijke fotolithografie, zoals aangegeven in figuur 3D, waardoor een afdekking wordt verkregen met uitzondering van de zone 32 ter vorming van de afvoer en bron van de PMOS, en een P+ zone 33 voor het ohms 20 contact van de P-put. Daarna worden de delen van het nitride 17, die vrij zijn via het maskeerpatroon 34, geëtst. In de geëtste delen wordt boor aangebracht door ionenimplantatie 1 c i c o in een dosis van 1x10-2x10 ionen/cm met een energie van 30-50 KeV ter vorming van de P+ ionenimplantatiezones 35 en 25 36. Na het verwijderen van het maskeerpatroon 34 worden met de gebruikelijke hittebewerking de P+ ionenimplantatiezones 35 en 36 geactiveerd ter vorming van de afvoer en bron 37 van de PMOS, en de P+ zone 38 voor het ohms contact van de P-put. De overgangsdiepte van de P+ zone, gevormd in deze 30 stap, is ongeveer 0,7 pm, en op het bovenoppervlak van de P+ zones 37 en 38 wordt de oxydelaag 39 gevormd met de dikte van 1000 A als het bovenoppervlak van de P+ zones 29 en 30.
Na het verwijderen van de nitridelaag 17 en de delen van de eerste oxydelaag 16, die aanwezig zijn in de zones 35 ter vorming van de poorten van de MOS-transistors, wordt de poortoxydelaag 40 gegroeid tot een dikte van 300-400 A. Op het hele bovenoppervlak van het substraat wordt fotolak aangebracht ter vorming van het maskeerpatroon 43, gebruik- 8803215.' 6 makend van de gebruikelijke fotolithografie, zoals aangegeven in figuur 3E, zodat de contactzones kunnen worden gevormd over de afvoer en bronzones 29 en 37 van de NMOS en PMOS. Het etsen van de delen van de poortoxydelaag, die 5 toegankelijk zijn voor het maskeerpatroon 43, geeft de contactvensters 41 en 42 boven de P+ zone 29 en de P+ zone 37. Daarna wordt het maskeerpatroon 43 van het substraat verwijderd.
Op het gehele bovenoppervlak van het substraat wordt 10 een eerste metaallaag aangebracht, gebruikmakend van de gebruikelijke metaalneerslagtechnieken, op welke metaallaag fotolak 45 wordt aangebracht voor het vormen van de elektro-depatronen. Nadat de metalen patronen 44a, 44b, 44c, 44d, 44e zijn gevormd, zoals aangegeven in figuur 3F wordt, 15 gebruikmakend van de bekende lithografie, het resterend fotolakmaskeerpatroon 45 van het substraat verwijderd. Omdat de halfgeleiderinrichting, afgeheeld in de figuren een CMOS invertor is, wordt de elektrode 44c gevormd door het doorverbinden van de afvoerelektrode van de NMOS en de elektrode 20 van de PMOS.
Daarna wordt op het bovenoppervlak van het substraat de lage temperatuuroxydelaag 46 neergeslagen, op welks bovenoppervlak wordt neergeslagen de fotolaklaag 47 voor het verbinden van de eerste en tweede metaallagen, en wordt het 25 patroon van de lage temperatuuroxydelaag 46 met de gebruikelijke fotolithografie gevormd, zoals aangegeven in figuur 3G. Daarna wordt het maskeerpatroon 47 van het substraat verwijderd. Vervolgens wordt op het gehele bovenoppervlak van het substraat de tweede metaallaag 48 aangebarcht ter 30 verbinding met de eerste metaallaag 44, gebruikmakend van de bekende metallisatie. Fotolak 49 wordt aangebracht op de tweede metaallaag 48, die een patroon, zoals aangegeven in figuur 3H, met gebruikmaking van de conventionele fotolithografie. Nadat het maskeerpatroon 49 geheel van het substraat 35 is verwijderd, wordt op het substraat de beschermingslaag 50 gevormd - zie figuur 31 - teneinde de halfgeleiderinrichting te passiveren.
Zoals boven omschreven vergemakkelijkt de onderhavige 8803£13/ 7 uitvinding het instellen van de capaciteit van de veldoxyde-laag, en brengt het gebruikelijke fabricageproces, waarin stappen worden gedupliceerd, terug tot een enkel proces. De werksnelheid van een halfgeleiderinrichting kan gemakkelijk 5 worden ingesteld. De onderhavige aanvrage kan ook worden toegepast voor het vervaardigen van al die halfgeleiderin-richtingen die in een logische keten worden toegepast.
% 8803213:

Claims (5)

1. Werkwijze voor het vervaardigen van een halfgeleiderin-richting, omvattende de stappen van het: vormen van een putgebied met tweede geleidbaarheidstype (15) over een siliciumhalfgeleidersubstraat (10) van eerste 5 geleidbaarheidstype; vormen van successievelijk een eerste oxydelaag (16) en nitridelaag over genoemd substraat (10); vormen van een afvoer en een bron (29) van een eerste MOS transistor over genoemde putzone, en stop-kanaalzones 10 (30) in gespecificeerde zones over genoemd substraat; vormen van ohmse contactzones (38) in de rand van genoemde put (15), en afvoer en bron (37) van een tweede MOS-transistor in genoemde stop-kanaalzones (30) over genoemd substraat; 15 vormen van een oxydelaag (40) op het gehele oppervlak van genoemd substraat ter vorming van een poortoxydelaag na het verwijderen van genoemde nitridelaag en genoemde eerste oxydelaag (16) van de poortzones van genoemde eerste en tweede MOS-transistoren; 20 vormen van contactvensters (41, 42) voor het vormen van contacten met de bron en afvoer van genoemde eerste en tweede MOS-transistors; vormen van een patroon van eerste metalen lagen (44a, 44b, 44c, 44d, 44e) ter vorming van elektroden van genoemde 25 eerste en tweede MOS-transistors; vormen van een patroon van een lage temperatuuroxyde-laag (46) over genoemde eerste metaallaag teneinde te isoleren van een gespecificeerd deel; vormen van het patroon van een tweede metaallaag (48), 30 verbonden met genoemde eerste metaallaag door genoemde contactvensters, geïsoleerd van genoemde eerste metaallaag door genoemde laagtemperatuuroxydelaag; en vormen van een beschermingslaag (50) over genoemde tweede metaallaag (48).
2. Werkwijze volgens conclusie 1, voorts omvattende de stappen van het verwijderen van de nitridelagen (17) over de 8803213. randzone (20) van genoemde put met tweede geleidbaarheidstype, een zone (18) ter vorming van genoemde eerste MOS transistor op genoemde put (15), een zone (19) ter vorming van genoemde tweede transistor op genoemd substraat, en een 5 stop-kanaalzones (21) te vormen rond genoemde tweede MOS-transistorzone (19), na genoemd successievelijk vormen van de eerste oxydelaag (16) en de nitridelaag op genoemd substraat, en het verder vormen van een veldoxydelaag (23) in de zone, welke genoemde nitridelaag vrijgeeft door een 10 hittebewerking.
3. Werkwijze volgens conclusie 2, waarin genoemde put (15) van tweede geleidbaarheidstype wordt gevormd door het implanteren van ionen van een tweede geleidbaarheidstype in i c ic n een dosering van 2x10 -3x10 ionen/cm met de energie van 15 40-50 KeV, die daarna een hittebewerking ondergaat voor de overgangsdiepte van 5-6 um.
4. Werkwijze volgens conclusie 2, waarin de afvoer en bron (29) van genoemde eerste MOS-transistor, en genoemde stop-kanaalzone (30) worden gevormd door ionenimplantatie van 20 fosforionen of fosfor en arseenionen, welke daarna een hittebewerking ondergaan voor een overgang van voorafbepaalde diepte.
5. Werkwijze volgens conclusie 2, waarin de afvoer en bron (37) van genoemde tweede MOS-transistor, en genoemde ohmse 25 contactzone (38) van genoemde putrand zijn gevormd door het implanteren van ionen van een eerste geleidbaarheidstype, welke een warmtebehandeling ondergaan ter verkrijging van een overgangsdiepte groter dan die van de afvoer en de bron (29) van genoemde eerste MOS-transistor. 8*03213.'
NL8803213A 1987-12-31 1988-12-30 Werkwijze voor het vervaardigen van een snelle cmos ttl halfgeleiderinrichting. NL8803213A (nl)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR870015551 1987-12-31
KR1019870015551A KR900005354B1 (ko) 1987-12-31 1987-12-31 Hct 반도체 장치의 제조방법

Publications (1)

Publication Number Publication Date
NL8803213A true NL8803213A (nl) 1989-07-17

Family

ID=19267824

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8803213A NL8803213A (nl) 1987-12-31 1988-12-30 Werkwijze voor het vervaardigen van een snelle cmos ttl halfgeleiderinrichting.

Country Status (7)

Country Link
US (1) US4920066A (nl)
JP (1) JPH023270A (nl)
KR (1) KR900005354B1 (nl)
DE (1) DE3843103A1 (nl)
FR (1) FR2625609B1 (nl)
GB (1) GB2213321B (nl)
NL (1) NL8803213A (nl)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3924062C2 (de) * 1989-07-21 1993-11-25 Eurosil Electronic Gmbh EEPROM-Halbleitereinrichtung mit Isolierzonen für Niedervolt-Logikelemente
EP0488801B1 (en) * 1990-11-30 1998-02-04 Sharp Kabushiki Kaisha Thin-film semiconductor device
US5438005A (en) * 1994-04-13 1995-08-01 Winbond Electronics Corp. Deep collection guard ring
US6017785A (en) * 1996-08-15 2000-01-25 Integrated Device Technology, Inc. Method for improving latch-up immunity and interwell isolation in a semiconductor device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3983620A (en) * 1975-05-08 1976-10-05 National Semiconductor Corporation Self-aligned CMOS process for bulk silicon and insulating substrate device
US4152823A (en) * 1975-06-10 1979-05-08 Micro Power Systems High temperature refractory metal contact assembly and multiple layer interconnect structure
JPS5543842A (en) * 1978-09-25 1980-03-27 Hitachi Ltd Manufacture of al gate cmos ic
JPS5565446A (en) * 1978-11-10 1980-05-16 Nec Corp Semiconductor device
US4288910A (en) * 1979-04-16 1981-09-15 Teletype Corporation Method of manufacturing a semiconductor device
DE3133841A1 (de) * 1981-08-27 1983-03-17 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen
DE3318213A1 (de) * 1983-05-19 1984-11-22 Deutsche Itt Industries Gmbh, 7800 Freiburg Verfahren zum herstellen eines integrierten isolierschicht-feldeffekttransistors mit zur gateelektrode selbstausgerichteten kontakten

Also Published As

Publication number Publication date
GB8900015D0 (en) 1989-03-01
KR890011084A (ko) 1989-08-12
GB2213321A (en) 1989-08-09
FR2625609A1 (fr) 1989-07-07
FR2625609B1 (fr) 1992-07-03
KR900005354B1 (ko) 1990-07-27
JPH023270A (ja) 1990-01-08
US4920066A (en) 1990-04-24
DE3843103A1 (de) 1989-07-13
GB2213321B (en) 1991-03-27

Similar Documents

Publication Publication Date Title
JP2510751B2 (ja) 単一集積回路チップ上に高電圧及び低電圧ｃｍｏｓトランジスタを形成するためのプロセス
US5444008A (en) High-performance punchthrough implant method for MOS/VLSI
NL8802219A (nl) Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een siliciumlichaam waarin door ionenimplantaties halfgeleidergebieden worden gevormd.
US4933994A (en) Method for fabricating a self-aligned lightly doped drain semiconductor device with silicide
EP0482232B1 (de) Verfahren zur Herstellung einer dotierten Polyzidschicht auf einem Halbleitersubstrat
US5925914A (en) Asymmetric S/D structure to improve transistor performance by reducing Miller capacitance
DE69938381T2 (de) Herstellung einer LDD Struktur für eine Schutzschaltung gegen elektrostatische Entladungen (ESD)
EP0072967B1 (de) Verfahren zum Herstellen von hochintegrierten komplementären MOS-Feldeffekttransistorschaltungen in Siliziumgate-Technologie
US5030582A (en) Method of fabricating a CMOS semiconductor device
KR940001436A (ko) 티탄늄 실리사이드(titanium sillicide) 콘택 제조방법
EP0159617B1 (de) Verfahren zum Herstellen von hochintegrierten MOS-Feldeffekttransistoren
US5288653A (en) Process of fabricating an insulated-gate field effect transistor
KR970018223A (ko) 반도체 집적 회로의 제조 방법
NL8803213A (nl) Werkwijze voor het vervaardigen van een snelle cmos ttl halfgeleiderinrichting.
US5273914A (en) Method of fabricating a CMOS semiconductor devices
US5780347A (en) Method of forming polysilicon local interconnects
US5266508A (en) Process for manufacturing semiconductor device
US5486482A (en) Process for fabricating metal-gate CMOS transistor
JPH02264464A (ja) 半導体装置およびその製造方法
JPH04218925A (ja) 半導体装置およびその製造方法
US5739058A (en) Method to control threshold voltage by modifying implant dosage using variable aperture dopant implants
JPH0587191B2 (nl)
DE4319437C1 (de) Verfahren zur Herstellung einer monolithisch integrierten Schaltung mit mindestens einem CMOS-Feldeffekttransistor und einem npn-Bipolar-Transistor
KR19990035801A (ko) 자기 조절 콘택 및 도핑 영역의 제조 방법
JP2860483B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A1A A request for search or an international-type search has been filed
BB A search report has been drawn up
BC A request for examination has been filed
BV The patent application has lapsed