DE69938381T2

DE69938381T2 - Herstellung einer LDD Struktur für eine Schutzschaltung gegen elektrostatische Entladungen (ESD)

Info

Publication number: DE69938381T2
Application number: DE69938381T
Authority: DE
Inventors: Ronald B. Standish Hulfachor; Steven Falmouth Leibiger; Michael Portland Harley-Stead; Daniel J. Portland Hahn
Original assignee: Fairchild Semiconductor Corp
Current assignee: Fairchild Semiconductor Corp
Priority date: 1998-09-25
Filing date: 1999-09-21
Publication date: 2009-04-23
Anticipated expiration: 2019-09-22
Also published as: US6100125A; EP0994510A2; EP0994510B1; DE69938381D1; KR20000023373A; KR100314895B1; EP0994510A3

Description

Hintergrund der Erfindung
1. Technisches Feld der Erfindung
Die vorliegende Erfindung betrifft Einrichtungen zum Schutz gegen elektrostatische Entladungen (ESDP). Insbesondere betrifft die vorliegende Erfindung Metall-Oxid-Silizium-Transistoren (MOS), die verwendet werden, um eine ESDP bereitzustellen, die umfassend jedoch nicht begrenzt sind auf NMOS-Transistoren. Insbesondere betrifft die vorliegende Erfindung die Einführung eines zugeschnittenen Drain-Bereichs geringer Dichte (LDD) von solchen MOS-Transistoren, um ausreichende Isolationscharakteristiken bereitzustellen, ohne auf die Standardfeldoxidisolation zu vertrauen.
2. Beschreibung des Standes der Technik
Die Herstellung von zunehmend kleineren integrierten Schaltungen (IC) hat das Vertrauen auf effektive kleinere ESDP-Einrichtungen bedeutungsvoller werden lassen. Es ist bekannt, dass Übergangsspannungsstöße, die als elektrostatische Endladung bezeichnet werden und tausende von Volt aufweisen können, generell an den Ein- und Ausgangsanschlüssen von IC's vorkommen. Diese Ausgänge sind elektrisch gekoppelt mit aktiven Schaltungskomponenten, die jedoch nicht begrenzt sind auf bipolare und MOS-Transistoren. Es ist wichtig, die ESD-Ereignisse zu blocken oder sie von den Anschlüssen der Transistoren wegzuführen, insbesondere von den Transistoren, die als Schaltungspuffer agieren, um sicher zu stellen, dass die Transistoren nicht zerstört oder in irgendeiner anderen Weise beeinträchtigt werden. Wenn dies passiert, kann die Tätigkeit der Schaltung nachteilig beeinflusst werden umfassend die Möglichkeit eines Systemfehlers.
Weil ESD-Probleme weit gestreut sind, sind eine große Bandbreite an Möglichkeiten entwickelt worden. Zum großen Teil umfassen diese Lösungen die zusätzliche Verwendung von bei niedrigen Schwellspannungen schaltenden Transistoren oder Dioden, die zwischen dem Eingang, Ausgang und Puffer angeordnet sind, um die ESD's von dem Puffer abzuleiten. Das bedeutet, der Transistor der Diode ist so konzipiert, dass er nicht leitet unter den erwartenden Potentialwerten und leitet, wenn ein Potential an einem Eingangs- oder Ausgangspufferknoten diese erwarteten Werte überschreitet. Wenn sie durch ein derartiges höher als erwartetes Potential eingeschaltet werden, leitet die ESD-Einrichtung den mit derartigen Übergangskonditionen verbundenen Strom weg von dem kritischen Pufferknoten. Allgemein ist es wünschenswert, den Übergangsstörstrom auf eine Stromschiene niedrigen Potentials abzuleiten, üblicherweise als Grund/Masse definiert. NMOS-Transistoren werden zu diesem Zweck verwendet.
In jüngerer Zeit wurden viele dieser NMOS-Transistoren verwendet in paralleler Schaltung, um einen Schutz zu schaffen. Es ist jedoch in einer derartigen Schaltung wichtig, sicherzustellen, dass jeder dieser Finger der Kombination im Wesentlichen zur gleichen Zeit einschaltet. Ein Fehler dahingehend wird darin resultieren, dass der erste Transistor, der in diesem Satz einschaltet, die gesamte Störlast zu tragen hat. Dies verursacht allgemein einen Fehler dieser Transistoreinheit als auch der gesamten ESD-Schutzeinrichtung. Ein Ballastwiderstand ist in diesen Einrichtungen erforderlich als eine Einrichtung, um das Problem des nicht gleichzeitigen Einschaltens zu verringern; jedoch kann der Ballast, der oft erforderlich ist, zu unannehmbaren Zuwächsen in der Größe des Transistorsets führen. Variationen, die auftreten während der Verarbeitung der vorbelasteten ESD-Einrichtungen, tendieren weiterhin dazu, einen unzuverlässigen ESD-Schutz zu erzielen, insbesondere, wo man auf vertikale Wege und Feldoxide vertraute, um den Widerstand bereitzustellen. Es ist wohl bekannt, dass solche Wege in ihrem Widerstand beträchtlich von einer Seite zur nächsten abweichen können.
Während beträchtliche Anstrengungen unternommen werden, um die Fabrikation von Halbleitern so akkurat wie möglich zu machen, verbleiben Unabwägbarkeiten in den Charakteristiken aktiver Vorrichtungen von einem Produktionslauf zur nächsten und sogar innerhalb der der Produktionsläufe. Wenn man die Größe der Einrichtungen berücksichtigt, die gerade hergestellt werden, werden die Probleme, die mit irgendwelchen Abweichungen verknüpft sind, z. B. Dotierungswerte, Dotierungstiefen, Ausrichtungen und dergleichen, verstärkt. Es ist daher wichtig, abgetrennte aktive Bereiche so stark wie möglich zu isolieren, so dass Störungen in einem Bereich nicht automatisch benachbarte aktive Bereiche nachteilig beeinflussen. In früheren Herstellungsprozessen konnten die Isolationsbereiche recht groß gehalten werden. Ein derartiger Typ eines Isolationsbereiches, das Feldoxid, wird im Wesentlichen an der Oberfläche eines Halbleiterwafers zwischen den aktiven Bereichen eingeführt. Das Feldoxid enthält keine Dotierungen, so dass es ein schlechter Leiter ist, verglichen mit den aktiven Bereichen des hergestellten Halbleiterprodukts. Jedoch kann, wie bereits vorab ausgeführt wurde, der Dotierungswert beträchtlich variieren.
Die isolierenden Feldoxidbereiche als auch andere Isolations- und aktive Bereiche werden gebildet als Teil eines integrierten Herstellungsverfahrens. Das Verfahren beinhaltet eine Serie von "Masken"-Schritten, die gekennzeichnet sind durch die Anwendung von photosensiblen Materialien, die verwendet werden, um die Grenzen der Bereiche des Halbleitermaterials zu definieren, welche geätzt werden sollen oder mit einem Dotierungsmittel dotiert werden sollen.
Selbstverständlich ist es entsprechend dem Wunsch, immer kleinere Systeme herzustellen, ein Ziel, sehr eng die Strukturdimensionen zu steuern und zu minimieren. Es ist ebenfalls ein Ziel, aktive Elemente an oder nahe der Oberfläche der Struktur anzuordnen. Das Erzielen zumindest dieser beiden Ziele resultiert im schnelleren, zuverlässigeren, integrierten Schaltungen, die weniger Betriebsstrom benötigen, als bekannte Schaltungen.

Derzeitige weiter entwickelte Herstellungstechniken schaffen bipolare und MOS-Transistorstrukturen, umfassend NMOS-Transistoren für die Verwendung als ESDP-Einrichtungen mit diesen gewünschten Charakteristiken. Ein Herstellungsverfahren, das besonders nützlich bei der Bildung der gewünschten MOS-integrierten Schaltungen gefunden wurde, umfasst NMOS- und PMOS-Transistoren, und ist durch die folgende Tabelle von Maskenschritten zusammengefasst.

Maskennummer	Maskenfunktion
1.0	Retrograde N-Quelle Definitionsmaske
2.0	Retrograde P-Quelle/Kanalstoppdefinitionsmaske
3.0	Isolationsoxid Definitionsmaske
4.0	MOS-aktive Flächendefinitionsmaske
5.0	Aktive Streifenmaske
6.0	Poly-Gate-Definitionsmaske
7.0	N LDD Maske
8.0	P LDD Maske
9.0	Silizid-Exklusionsmaske
10.0	P+-Source/Drain-Definitionsmaske (PMOS)
11.0	N+-Source/Drain-Definitionsmaske (NMOS)
12.0	MOS-Kontaktdefinitionsmaske
13.0	METALL 1 (M1) Definitionsmaske
14.0	METALL 2 (M2) Definitionsmaske

Während viele Schritte und Stufen assoziiert sind mit der kompletten Herstellung einer integrierten Schaltung auf einem Halbleiterwafer, sind diejenigen, die oben ausgeführt und kurz beschrieben wurden, direkt für die vorliegende Erfindung anwendbar. Anfangs werden bezüglich der Herstellung der PMOS- und NMOS-Strukturen eine "N-Quelle" und eine "P-Quelle" zuerst auf einem P-Substrat des Halbleitermaterials generiert unter Verwendung konventioneller Herstellungssequenzen. Dies wird bewerkstelligt durch Einführung, z. B. durch Implantation einer N-Konzentration eines relativ schnell diffundierenden N-Typ Atoms zur Bildung eines N-Quelle-"Bettes" für die PMOS-Struktur und einer P-Konzentration eines relativ schnell diffundierenden P-Typ Atoms zur Bildung eines P-Quelle-"Bettes" für die NMOS-Struktur. Nach der Einführung des N-Quelle- und P-Quelle-Bettes in das Substrat wird eine Epitaxieschicht in der Form eines Einkristall-N-Typ-Halbleitermaterials in einer N-Konzentration über beiden Quellen-Betten gebildet. Frühere Herstellungstechniken für integrierte Schaltungen beinhalteten die Bildung von Epitaxieschichten mit Ladungsträgerdotierungsleveln in der Größenordnung von 1 – 3 × 10¹⁶ Atome/cm³. Der oben zusammengefasste derzeitige Herstellungsprozess für Submikron-Einrichtungen enthält die Bildung der Epitaxieschicht mit einem Ladungsträgerdotierungspegel von ungefähr 1 – 3 × 10¹⁵ Atome/cm³.
Aufeinander folgendes konventionelles Diffusionsbehandeln treibt die N-Quelle- und P-Quelle-Atome in retrograden Konzentrationen an die Oberfläche der Epitaxieschicht. Isolationsoxidschichten werden um die MOS-Transistorstrukturen gebildet durch konventionelle Maskenätzen und Bildungsabfolgen, um diese von benachbarten Strukturen zu isolieren. Die Feldoxidbereiche werden gebildet über den Isolationsbereichen unter Verwendung einer Feldoxidbereichsdefinierungsmaske, um weiterhin benachbarte Strukturen zu isolieren. Gleichzeitig gebildete Kanalstoppbereiche des gleichen Atomtyps, wie die P-Quelle, unterliegen den Isolationsoxidbereichen, die sowohl die retrograde N-Quelle als auch die retrograde P-Quelle umgeben. Die Kanalstopps isolieren P-Quellen von parasitären MOS-Effekten, die durch benachbarte Strukturen verursacht werden.
Die Bildung der fertig gestellten MOS-Transistorstrukturen erfordert die Herstellung der Gates, der Source- und der Drain-Komponenten der NMOS- und PMOS-Transistorstrukturen. Die Gates werden geformt aus polykristallinen Lagen des Halbleitermaterials unter Verwendung einer bekannten Maske Ätz- und Depositionssequenz. Die "Poly-Gates" werden gebildet auf der Oberfläche der entsprechenden Quellen, sind jedoch separiert von den Quellenoberflächen durch eine darunter liegenden Gate-Oxidschicht. Diese Gate-Oxidschicht agiert als ein Dielektrikum, das das Gate der entsprechenden MOS-Transistorstruktur von der Source, der Drain und dem dazwischenliegenden Kanal trennt.
Nach der Bildung von Vielfach/Poly-Gates wird auf der Oberfläche der Gates und auf den aktiven Regionen der MOS-Quellen ein abdichtendes Oxid gebildet. Dieses thermische wachsende Abdichtungsoxid schützt die Gates und die CMOS-Quellen während der nachfolgenden leicht dotierten Drain-(LDD)-Implantationsschritte. Es ist auch Teil der Architektur, der eine Selbstausrichtung der bald zu formenden Source- und Drain-Abschnitte der MOS-Transistoren bereitstellt.
Die nächste Phase der MOS-Transistorentwicklung beinhaltet die Bildung der Source- und Drain-Regionen. Anfangs wird ein relativ schnell diffundierendes N-Typ-Atom in einer N-Konzentration flach in der Oberfläche des P-Quellen und ein relativ schnell diffundierendes P-Atom in einer N-Konzentration flach in der Oberfläche des N-Quellen implantiert. Diese anfänglichen Implantierungen sind dazu vorgesehen, sich etwas unter die Endabmessungen der Source- und Drain-Abschnitte zu erstrecken, was in einer effektiven Gate-Kanallänge im Bereich von 0,4 bis 0,6 μm resultiert. Der Zweck dieser anfänglichen Implantation ist die Minimierung der Hot-Elektron-Effekte in der Transistorkanalregion. Das anfängliche Implantierungsverfahren umfasst die Bildung der N LDD- und P LDD-Bereiche in beiden Transistortypen. Zusätzlich zur Initiierung der Bildung der wohl definierten Source- und Drain-Abschnitte stellt die flache LDD auch einen graduellen Übergang von der Source oder Drain zu der Kanalregion dar, wobei Hot-Elektron-Effekte reduziert werden. Selbstverständlich wächst mit den sehr viel kleineren Strukturen, die heute hergestellt werden, die Wichtigkeit des LDD beim Reduzieren der Hot-Elektron-Effekte an. Die LDD-Abschnitte sind weniger stark dotiert als die spezifischen Source- und Drain-Abschnitte, jedoch stärker dotiert als die isolierenden Oxidabschnitte, die unmittelbar an die aktiven Bereiche angrenzen. Es ist dieser Teil des Herstellungsverfahrens, der sich auf die Herstellung des ESDP-Transistors gemäß dem Verfahren der vorliegenden Erfindung bezieht.
Um flachere und daher schnellere Einrichtungen und genau dimensionierte Source- und Drain-Abschnitte zu fertigen, wird ein Abstandsoxid bis zu einer Dicke von ungefähr 0,2 μm (2000 Å) über die zukünftigen Source- und Drain-Abschnitte und die Poly-Gates abgeschieden. Das Abstandsoxid wird dann geätzt, um im Wesentlichen alle aktiven Bereiche der Einrichtung während des Silizid-Ausschließungsschritts zu exponieren. Das Ätzen des Abstandsoxids exponiert die Oberseite des Gates und die darauf folgenden Source- und Drain-Abschnitte, für die folgende Ionenimplantation und Metalldeposition. Jedoch ist die Abstandsoxidlage an den Seiten des aufgebauten Bereiches, der mit den Gates assoziiert ist, signifikant dicker, als in den anderen Bereichen. Daraus resultierend hinterlässt die Ätzsequenz Dichtungs/Isolationsmaterial an den Seiten des Gates. Dies ist vorteilhaft beim nachfolgenden Ionenimplantieren dahingehend, dass die an der Seite des Gates befindliche Dicht/Isolationslage derartige Implantationen blockiert, was den Ionenlevel der LDD-Region zum vorstehend genannten Zweck betreffend die Hot-Elektron-Effekte durch den gesamten Prozess festschreibt. Die an der Seite des Gates befindliche Dichtlage agiert auch als ein Teil der Einrichtung zum Sicherstellen der Selbstausrichtung der aktiven Bereiche, die zu den Source- und Drain-Regionen werden.
Nachfolgend dem Ätzverfahren der Dichtlage werden in die Oberfläche der N-Quelle relativ langsam diffundierende P-Atome in einer P+-Konzentration und in die Oberfläche der P-Quelles relativ langsam diffundierende N-Atome in einer N+-Konzentration eingeführt unter Verwendung konventioneller Masken, Ätz- und Implantierungssequenzen, um die Source- und Drain-Abschnitte der PMOS- und NMOS-Transistorstrukturen zu definieren. Jedoch findet aufgrund der verbleibenden Dichtlage an der Seite des Gates, welche als ein Implantierungsblocker agiert die Implantierung nicht in dem aktiven Bereich unmittelbar benachbart zu dem Gate statt. Darauf folgendes Tempern treibt die langsam diffundierenden Atome in vorbestimmte Tiefen in den entsprechenden Quellen. An sich bekannte Herstellungsschritte stellen die notwendigen Kontaktflächen bereit, inklusive isolierende Oberflächenbereiche und metallische Leiter, um die Bildung der PMOS- und NMOS-Transistoren abzuschließen.
Eine vorläufige Leitungslage ist definiert durch eine Metall-Silizium-Kombination, die als eine Silizid-Lage identifiziert ist, die einen sanften Übergang zwischen den Silizium basierten Lagen der aktiven Bereiche und den Metallkontakten bereitstellt. Zu dem Ausmaß, was möglich ist, um die Silizid-Lage nahe dem Poly-Gate im Licht der an der Seite des Gates befindlichen Dichtlage zu behalten, ist es wichtig, so zu verfahren, um den Flächenwiderstand des Gates zu verringern. Jedoch gingen frührere Versuche zur Verbesserung der Ballastwiderstände in ESD-Schutzeinrichtungen zu Lasten der Modifizierung der Silizid-Lage und haben dabei zu einer Beeinträchtigung der Optimierung des Gate-Betriebes geführt. In jedem Fall werden im gesamten Verfahrensverlauf konventionelle Bond-Pads, die die Metallkontakte sind, gebildet, um die Transistoren mit externen Schaltungen zu verbinden, umfassend unter Verwendung der Eingangs-/Ausgangsknoten.
Der oben beschriebene fortgeschrittene Herstellungsprozess, der sich insbesondere auf die Selbstausrichtung der Source- und Drain-Bereiche unter Verwendung von Vielfach-Gates und die LDD-Dotierung bezieht, kann verwendet werden, um eine Transistoreinrichtung zu bilden, die die oben genannten ESD-Probleme löst. Jedoch sind in einem Standardherstellungsprozess des beschriebenen Typs Schritte notwendig, um die Transistorwirkung zu verbessern, die die ESDP-Fähigkeit nachteilig beeinflusst. Insbesondere reduzieren die leitfähigen Materialien, die auf die Oberfläche der Struktur nahe den Source- und Drain-Regionen aufgebracht werden, den Widerstand, der mit diesen Bereichen verknüpft ist und verbessern dabei die Betriebscharakteristik des Transistors. Jedoch ist es auch wichtig, einen Serienwiderstand in benachbarten Regionen der Transistorstruktur vorzusehen, um einen effektiven ESD-Schutz bereitzustellen. Diese sich widersprechenden Ziele können resultieren in einem Kompromiss des Transistorbetriebs und des ESD-Schutzes. Versuche zur Modifizierung des Effekts der Silizid-Lagen an den Oberflächen des aktiven Transistorbereichs durch Reduktion der Ionenkonzentration an der Source und Drain lassen den Widerstand ansteigen und sind daher vorteilhaft für die ESD-Schutzeinrichtung. Jedoch wird dieser Vorteil beeinträchtigt durch eine Reduktion in der Transistorperformance.
Frühere Versuche, um den Ballastwiderstand für ESD-Transistoren zu verbessern, haben geführt zu der Modifikation entweder des N+-Implantierungsschrittes oder des Bildungsschritts der N-Quelle. In beiden Fällen ist es notwendig, sehr große aktive Bereiche zu schaffen, um zufriedenstellende Widerstände in der Größenordnung von 50 bis 500 Ω herzustellen. Es ist wohl bekannt, dass Fabrikationsabweichungen, die mit der Bildung der aktiven Halbleitereinrichtung assoziiert sind, geringere Flächenwiderstände als gewünscht erzeugen können, als auch Begrenzungen an der verfügbaren aktiven Fläche. Dies sind zwei unerwünschte Nebeneffekte des Erzeugens eines Ballastwiderstands entweder während der N-Quellen- oder der N+-Source/Drain-Bildung.
US-Patent Nr. 5,493,142 von Randazzo et al. beschreibt einen Ansatz zur Bildung einer ESD-Schutzeinrichtung. Das LDD-Dotierungsverfahren, das von Randazzo beschrieben wird, resultiert in einer Penetration des Dotierungsmittels in den Kanal, der unter dem Gate liegt. Es wurde festgestellt, dass dies die Stromleitungskapazität der Einrichtung während eines ESD-Ereignisses um die Hälfte reduziert. Weiterhin reduziert die LDD das elektrische Feld an der Spannungsspitze, was die Antwort der ESD-Einrichtung verlangsamt. So eine Begrenzung ist unerwünscht. Und weiterhin sieht der Randazzo-Prozess die Anordnung einer Silizid-Exklusionsmaskenkante auf dem Gate vor. Dies kann einen Anstieg im Flächenwiderstand des Gates hervorrufen, der variabel ist als Funktion des Fehlens der Kontrolle bei der Ausrichtung der Gate-Kante.
Das US-Patent 5,498,892 von Walker et al. beschreibt einen anderen Ansatz zur Bildung des Ballastwiderstandes, bei welchem ausgewählten Bereiche der Drain-Region an dem NMOS-Transistor mit photoempfindlichem Widerstand von dem N+-Maskenschritt blockiert werden. Jedoch umfasst der Herstellungsprozess, der von Walker verwendet wird, nicht die Anwendung von Silizid, welches benötigt wird, um die Wirkung des Transistors zu verbessern. Der Walker-Ballastwiderstandsherstellungsprozess betrifft daher nicht ein Verfahren, welches die Verwendung von Silizid beinhaltet und ist daher nicht gerichtet auf die Notwendigkeit, Silizid in der Drain einer ESD-Einrichtung auszuschließen, während Silizid an der anderen Schaltung zugelassen wird.
Die GB-A 2,281,813 beschreibt ein Verfahren für die Herstellung einer ESP-Schutzeinrichtung, die aus einer Transistorstruktur gebildet ist, bei der Teile der Drain-Abschnitte geringer Dichte unter Verwendung eines gemusterten Abstandsoxids blockiert werden, bevor der Drain die Drain-Region gebildet wird, so dass die Drain-Region nicht unter den blockierten Abschnitten gebildet wird.
Was daher benötigt wird, ist eine ESD-Schutzeinrichtung, die einen Knoten schützt, während sie ausreichende und gut zu steuernde Widerstandscharakteristiken beibehält inklusive der "Finger" eines ESD-Schutztransistorsets, so dass die Aktivierung zuverlässig ist. Was ebenfalls benötigt ist, ist eine derartige Schutzeinrichtung, die einen solchen Widerstand beibehält, der ansteigt mit der Gesamtgröße der aktiven Fläche. Was weiterhin benötigt wird, ist eine ESD-Schutzeinrichtung, die hergestellt werden kann mit minimalen Einwirkungen auf bestehende Herstellungsprozesse, insbesondere die Notwendigkeit von zusätzlichen Masken. Was schließlich benötigt wird, ist eine derartige Einrichtung, die einen adäquaten ESD-Schutz bietet mit einem minimalen Kompromiss hinsichtlich der funktionellen Performance der zugrunde liegenden Transistorstruktur.
Zusammenfassung der Erfindung
Es ist ein Ziel der vorliegenden Erfindung, ein Verfahren zur Herstellung einer ESD-Schutzeinrichtung zu schaffen, das in zuverlässiger Weise schützt, während geeignete und gut steuerbare Widerstandscharakteristiken aufrechterhalten werden inklusive derer, die in einem ESD-Schutztransistorset mit einer Mehrzahl von "Fingern" benötigt werden, um eine im Wesentlichen gleichzeitige Aktivierung sicherzustellen. Es ist ebenfalls ein Ziel der vorliegenden Erfindung, ein Verfahren zur Herstellung einer Schutzeinrichtung zu schaffen, das einen derartigen Widerstand mit einem minimalen Anstieg der Gesamtgröße der aktiven Fläche aufrechterhält. Weiterhin ist es ein Ziel der vorliegenden Erfindung, ein Verfahren zur Herstellung einer ESD-Schutzeinrichtung zu schaffen, die somit hergestellt werden kann mit minimalen Auswirkungen auf existierende Herstellungsprozesse. Es ist weiterhin ein Ziel der vorliegenden Erfindung, ein Verfahren für die Herstellung einer Einrichtung zu schaffen, die einen adäquaten ESD-Schutz bietet mit einem minimalen Kompromiss hinsichtlich der Funktionsweise der Basisstruktur.
Diese und andere Ziele werden erreicht in der vorliegenden Erfindung durch die Modifikation einer oder mehrerer Maskenschritte, um eine Transistorkonfiguration zu schaffen, die verbesserte Widerstandscharakteristiken aufweist mit nur einem geringen, wenn überhaupt, vorliegenden Effekt auf die Performance des Standardtransistors. In seinem bevorzugten Ausführungsbeispiel betrifft die vorliegende Erfindung die Bildung eines Satzes von NMOS-Transistoren auf eine neuartige Weise unter Verwendung modifizierter Versionen der Herstellungsmasken, die generell darin beschrieben werden. Die Modifikationen des Herstellungsverfahrens resultieren in einer verbesserten ESD-Schutzeinrichtung, die aus einem oder mehreren Transistoren gebildet wird, die vorzugsweise NMOS-Transistoren sind.
Die neuen ESD-Schutztransistoren, die gemäß dem Verfahren der vorliegenden Erfindung hergestellt sind, umfassen die Verwendung einer N LDD-Region als einen Weg zur Erhöhung des Widerstandes mit einem minimalen zusätzlichen Aufwand an Silizium-Fläche. Dies bedeutet, dass in dem Verfahren der Herstellung der leicht dotierten Drain-Region – welche naturgemäß einen höheren Flächenwiderstand aufweist, als die darauffolgende Drain-Kontakt-Silizid-Region – die N LDD-Region nahe dem Gate des Transistors beibehalten wird mit einem geringen Effekt auf das Gate.

Die Erfindung schafft die Einbindung der Fabrikation der modifizierten ESD-Schutzstruktur, in die Herstellungssequenzen für moderne CMOS und/oder BiCMOS integrierte Schaltungen, wie vorher angesprochen wurde. Die Verfahrensschritte, die sich auf die Herstellung der NMOS-Transistorstruktur des bevorzugten Ausführungsbeispiels der vorliegenden Erfindung beziehen, umfassen die folgende spezifische Maskensequenz und zugeordneten Maskenschritte:

Maskennummer	Maskenfunktion
1.0	Retrograde N-Quelle Definitionsmaske
2.0	Retrograde P-Quelle/Kanalstoppdefinitionsmaske
3.0	Isolationsoxid Definitionsmaske
4.0	MOS-aktive Flächendefinitionsmaske
5.0	Aktive Streifenmaske
6.0	Poly-Gate-Definitionsmaske
7.0	N LDD-Maske
9.0	Silizid-Exklusionsmaske
11.0	N+-Source/Drain-Definitionsmaske (NMOS)
12.0	MOS-Kontaktdefinitionsmaske
13.0	Metall 1 (M1) Definitionsmaske
14.0	Metall 2 (M2) Definitionsmaske

Während die folgende Diskussion auf die Schritte fokussiert, die auf eine verbessere CMOS-Fabrikation gerichtet sind, soll klargestellt werden, dass auch BiCMOS-Fabrikationsschritte nach dem Prozess der vorliegenden Erfindung angepasst werden können.
Wie schon ausgeführt wurde und mit Referenz auf die oben dargestellte Maskensequenz, ist die P-Quelle der CMOS-Transistorstruktur gebildet durch die Einführung einer P-Konzentration von relativ schnell diffundierenden Atomen in das Substrat des P-Typ-Halbleitermaterials. Die N-Quelle wird geformt durch Einführen einer N-Konzentration relativ schnell diffundierender Atome in das Substrat und benachbart zur P-Quelle. Wie es wohl bekannt ist, kann das Halbleitermaterial aus einer Vielzahl von Typen ausgewählt werden inklusive Silizium, Germanium und Gallium-Arsenid.
Die Bildung der flachen LDD-Bereiche, wie schon beschrieben, ist insbesondere gut geeignet, um einen ausreichenden Flächenwiderstand bereitzustellen, um eine adäquate Belastung einer Vielfachtransistor-ESD-Schutzanordnung zu ermöglichen. Die Dotierungslevels, die mit diesem Bereich assoziiert sind, erzeugen einen Flächenwiderstand in der Größenordnung von 1 bis 2 kΩ/Quadrat. Die N-Quelle-Implantierung ergibt allgemein einen Flächenwiderstand von ungefähr 5 kΩ/Quadrat in der Nähe der nachfolgenden Gate-Oxidschicht. Während dieser Widerstand signifikant höher ist als der Widerstand, der mit dem LDD-Bereich assoziiert ist, kann es in manchen Fällen nützlich sein, wenn ein langsameres Einschalten des ESD-Schutzes beabsichtigt ist; jedoch wird dies auf Kosten einer schlechteren Kontrolle des aktuellen Ballastwiderstands stattfinden.
Die vorliegende Erfindung beinhaltet die Modifizierung der oben zusammengefassten Herstellungsschritte, so dass der Drain-Bereich (oder Bereiche, wenn viele Transistoren verwendet werden) einen oder mehrere Abschnitte enthält mit einer Oberflächendotierungskonzentration geringer als üblicherweise mit einer N+-Implantation assoziiert. Vorzugsweise beinhaltet das die Modifizierung wenigstens eines Maskenschrittes um sicherzustellen, dass der flache N LDD-Bereich nicht darauffolgend komplett mit N+-Leveln dotiert ist. Die N LDD-Implantierung stellt einen flachen LDD-Bereich in dem P-Quellenbereich bereit, der dotiert ist mit einer Ladungsträgerkonzentration in der Größenordnung von 4 – 8 × 10¹⁷ Atome/cm³. Diese N LDD-Dotierungskonzentration kann in gewisser Weise angepasst werden, um den Flächenwiderstand dieser Region der Drain des Transistors zu modifizieren. Der genannte N-Typ Ladungsträgerdotierungslevel resultiert in einem N LDD-Bereich mit einem Flächenwiderstand von ungefähr 1–2 Ω/Quadrat, einem Wert, der geeignet ist für die Schaltungsbetriebscharakteristiken, während weiterhin entweder ein ESD- oder ein Hot-Insertion-Schutz geboten wird.
Die N LDD-Maske ist nicht selbst ausrichtend, sondern stattet dessen größer als das Gate, um so eine Implantation in die Bereiche neben dem Kanal zu verhindern. Insbesondere ist die entwickelte Kante vorzugsweise ungefähr 0,2 μm entfernt von der wohl definierten Gate-Kante. Dies ist wichtig, um zu verhindern, dass die NDD-Zugabe in den Kanalbereich direkt unter dem Gate diffundiert. Diese Trennung ist wichtig, um das Ziel zu erreichen, dass eine ESD-Einrichtung geschaffen wird, die in der Lage ist, mehr Strom handzuhaben, als durch frühere ESD-Einrichtungen mit Transistorcharakteristiken gehandhabt werden konnte.
Mit Bezug auf die oben beschriebenen Transistorherstellungsschritte wird wenigstens ein Teil einer Drain-Bereichsöffnung in einer Silizid-Exklusionsmaske des Silizid-Exklusionsschrittes maskiert, um das Ätzen der Oxidabstandsschicht zu blockieren. Der resultierende Abschnitt der Oxidabstandslage, der über wenigstens einem Teil des Drain-Bereiches verbleibt, agiert dann als Blocker in den nachfolgenden N+-Source- und Drain-Implantations- und Silizid-Schritten, um einen Widerstandsbereich allein von N LDD zu bilden.
Die verbleibenden Fabrikationsschritte in dem Verfahren sind im Wesentlichen die gleichen, wie früher aufgezeigt. Das bedeutet, die selbstausrichtende N+-Implantierung findet statt, Titan wird abgeschieden und Silizid wird gebildet auf dem exponierten Silizium. Weiterhin, weil der Oxidlagenbereich oder die Bereiche, die über den neu gebildeten N LDD-Widerstandsbereichen verbleiben, die Silizid-Bildung blockierten, wird kein nachfolgendes Silizid auftreten, genauso wie dies nicht auftritt in den Seitenwandbereichen des Gates. Im Gegensatz zu den hier beschriebenen früheren ESD-Einrichtungen umfasst dieser bestimmte Herstellungsschritt die Bildung von Silizid-Bereichen auf den aktiven Bereichen, was die Performance der Einrichtung insgesamt verbessert. Jedoch, wie früher festgestellt, kann das Silizidieren wesentlich den Flächenwiderstand eines Ballastwiderstandes reduzieren, der mit einer ESD-Einrichtung assoziiert ist. Die vorliegende Erfindung schafft einen verbesserten ESD-Schutz ohne die Vorteile zu eliminieren, die assoziiert sind mit aktiven Silizid-Bereichen.
Die Fabrikation der ESD-Schutzeinrichtung mit einem erhöhten Widerstand der vorliegenden Erfindung wird fertiggestellt unter Verwendung von Standardprozessmasken und Schritten, wie es vorher schon beschrieben wurde.
Diese und andere Vorteile der vorliegenden Erfindung werden ersichtlich nach dem Lesen der folgenden detaillierten Beschreibung der beigefügten Zeichnungen und der beigefügten Ansprüche.
Entsprechend bietet die Erfindung ein Verfahren für die Herstellung einer ESD-Schutzeinrichtung einer Transistorstruktur in Übereinstimmung mit den beigefügten Ansprüchen.
Kurze Beschreibung der Zeichnungen
1 ist ein vereinfachter diagrammatischer Aufriss der bekannten 1.0-Maske, der Ätz- und Implantierungssequenz eines CMOS- oder BiCMOS-Herstellungsverfahrens, zeigend die 1.0 N-Quelle Definitionsmaske mit einer CMOS N-Quelle Definitionsöffnung.
2 ist ein vereinfachter schematischer Aufriss der bekannten 2.0 Maske, der Ätz- und Implantierungssequenz des CMOS-Herstellungsverfahrens, zeigend die 2.0 P-Quelle Definitionsmaske mit einer CMOS P-Quelle Definitionsöffnung.
3 zeigt einen vereinfachten schematischen Aufriss der bekannten 3.0 Maske für den Epitaxiewachstumsschritt, zeigend die retrograde N-Quelle und die retrograde P-Quelle der CMOS-Transistorstruktur und die Kanalstoppbereiche nahe aller Quellen.
4 ist ein vereinfachter schematischer Aufriss der 4.0 Maske des Ätzens und Isolationsoxidationsschrittes und zeigt die verbreiteten/diffundierten Quellen in der Transistorstruktur.
5 ist ein vereinfachter schematischer Aufriss der bekannten 5.0 Maske für den Feldoxidationsschritt, zeigend die rahmenden Feldoxidbereiche für die CMOS-Transistorstruktur und benachbarte Strukturen.
6 ist ein vereinfachter schematischer Aufriss der bekannten 6.0 Poly-Gate Maske Abdeck-Abscheidungsschritt, zeigend die abgelagerte polykristalline Siliziumlage über der CMOS-Transistorstruktur N-Quelle und P-Quelle.
7 ist ein vereinfachter schematischer Aufriss des bekannten 6.0 Poly-Gate-Definitionsmasken-Ätzschritts, zeigend die Source- und Drain-Bereichsöffnungen über den retrograden N-Quellen- und den retrograden P-Quellebereichen.
8 ist ein vereinfachter schematischer Aufriss des 7.0 N LDD-Maskenimplantierungsschrittes, zeigend die uniforme Ladungsgeberimplantation, die die LDD-Bereiche in den Source- und Drain-Bereichen des NMOS-Transistors bilden.
9 ist ein vereinfachter schematischer Aufriss der 9.0 Silizid-Exklusionsmasken-Ätzsequenz, zeigend die neue Silizid-Exklusionsmaske mit N LDD-Widerstandsabschnittsdefinitionsblöcken in dem NMOS-Drain-Bereich für die neue ESD-Schutztransistorstruktur, die in Übereinstimmung mit der vorliegenden Erfindung hergestellt ist.
10 zeigt einen vereinfachten schematischen Aufriss der 11.0 N+-Source/Drain-Masken-Ätz- und Implantierungssequenz, zeigend die 11.0 N+-Source/Drain-Maske mit NMOS-Source- und Drain-Definitionsöffnungen, ebenfalls zeigend den neuen N LDD-Widerstandsbereich in dem NMOS-Drain-Bereich für die neue Transistorstruktur.
11 zeigt einen vereinfachten schematischen Aufriss der 12.0 Kontaktdefinitionsmasken-Ätz- und Depositionssequenz, zeigend die metallische Abdeckdeposition.
12 zeigt einen vereinfachten schematischen Aufriss der Resultate der 13.0 und 14.0 Metall 1- und Metall 2-Definitionsmasken Ätz- und Depositionssequenzen, zeigend den neuen N LDD-Widerstandsbereich in der neuen Transistor-Drain.
Beschreibung des bevorzugten Ausführungsbeispiels der Erfindung
Ein Verfahren zur Herstellung eines neuen ESD-Schutztransistors der vorliegenden Erfindung wird beschrieben in Verbindung mit einer Abfolge an Herstellungsschritten, die in den 1 bis 12 gezeigt sind. Der Herstellungsprozess, der verwendet wird, um einen oder mehrere ESD-Schutztransistoren herzustellen, ist in die Herstellungsschritte zur Herstellung eines CMOS integriert, wie sie vorab beschrieben wurden, ohne zusätzliche Schritte hinzuzufügen. Neue CMOS-Maskenstrukturen sind in den 9 bis 12 gezeigt. Die gesamte CMOS-Transistorstruktur-Maskensequenz ist die Sequenz, die in der Zusammenfassung der Erfindung wiedergegeben wurde. Während die vorliegende Diskussion sich auf die Bildung eines NMOS-Transistors mit einem N-Typ LDD-Widerstandsbereich bezieht, soll klargestellt werden, dass der LDD-Bereich, der eingeführt wurde, auch ein P-Typ LDD-Bereich sein kann, der einen PMOS-Transistor bildet. Jedoch werden in den meisten Fällen NMOS-Transistor üblicherweise als Puffer gegen Effekte elektrostatischer Entladungen auf ihren Eingangs-/Ausgangsknoten verwendet.
Vor den Herstellungssequenzen der vorliegenden Erfindung, die verwendet werden, um die Transistorstruktur zu bilden, lässt man eine anfängliche Oxidschicht 9 auf einem Substrat 10 eines P-Typ-Halbleitermaterials zu einer Tiefe von ungefähr 0,4 μm (4000 Å) aufwachsen. Eine photoempfindliche Oxidschicht wird dann auf der anfänglichen Oxidschicht 9 abgeschieden, um die 1.0-Maske zu bilden. Die 1.0-Masken-Ätz- und Implantierungssequenz wird verwendet, um einen retrograden N-Quellenbereich 11 zu bilden, wie es in 1 gezeigt ist. N-Atome, wie zum Beispiel Phosphoratome, werden zu einer N-Konzentration in den retrograden N-Quellen-Bereich 11 implantiert. Für Phosphor wird die Implantation vorzugsweise erzielt bei ungefähr 4 × 10¹³ Ionen/cm² @ 80 KeV. In einer alternativen Ausführungsform der vorliegenden Erfindung kann die Bildung der Quelle 12 ausgelassen werden und die Dotierung von der LDD-Implantation alleine kann verwendet werden, um den Flächenwiderstand einer oder mehrerer LDD-Widerstandsbereiche der Drain der NMOS-Transistorstruktur zu bilden. Selbstverständlich, wie vorher festgestellt wurde, kann der Flächenwiderstand in diesem Fall höher sein, als wenn eine N-Quelle verwendet wird.
Mit Bezug auf 2 wird eine 2.0 Masken-Ätz- und Implantierungssequenz verwendet, um einen retrograden P-Quellen-Bereich 12 einer CMOS-Struktur 13 und Kanalstoppbereiche 14 zu definieren und implantieren, die nahe anderer aktiven Strukturen (nicht gezeigt) angeordnet sind. P-Atome, wie zum Beispiel Boratome, werden auf eine P-Konzentration in dem retrograden P-Quellenbereich 12 und den Kanalstoppbereichen 14 implantiert. Für Bor wird die Implantation vorzugsweise erzielt bei 1,15 × 10¹⁴ Ionen/cm² @ 120 KeV. Eine einzelne Kristallepitaxieschicht 15 von N-Silizium wird dann gleichförmig über einer ersten integrierten Schaltungsstrukturfläche 16 in einer Deckepitaxiedeposition abgeschieden. In dem thermischen Zyklus der Bildung der Epitaxieschicht 15 verbreitern sich/diffundieren der retrograde N-Quellenbereich 11 und der retrograde P-Quellenbereich 12 zu einem gewissen Maß, wie es in 3 gezeigt ist.
Die Isolationsoxidbereiche 17 werden um die CMOS-Transistorstruktur 13 herum aufgebaut unter Verwendung einer 3.0 Masken-Ätz- und Oxidationswachstumssequenz. Isolationsoxidbereiche 17 diffundieren oder verbreitern sich, um die Kanalstoppbereiche 14 zu treffen, und treffen dabei auf jeden Potentialkanal in dem Bereich. Der Oxidationsprozess verursacht weiterhin eine Aufwärtsdiffusion des retrograden N-Quellenbereichs 11 und des retrograden P-Quellenbereichs 12. Unter anderem wird die 3.0 Maske verwendet, um Isolationsoxidbereiche 17 mit einer N+-Konzentration von Phosphor an Atomen als Fallen/Löchermaterial (gattering agents) zu implantieren. Eine gleichförmige Nitrid-Schicht 18 wird in einer deckchemischen Abscheidung über einer zweiten integrierten Schaltungsstrukturoberfläche 19 abgeschieden, wobei ebenfalls eine dünne Epitaxieoxidschicht 20 gebildet wird.
Bezugnehmend auf 4 wird die 4.0 aktive Maske gebildet zum Ätzen der Nitrid-Schicht 18 und Definieren der CMOS-transistoraktiven Bereiche 21 einer CMOS-Transistorstruktur. Feldoxidöffnung 22 in der 5.0 Maske definieren Feldoxidbereiche 23 zum Einrahmen der CMOS-Transistorstruktur während nachfolgender Oxidationsschritte. Wie in 5 gezeigt ist, isolieren die Feldoxidbereiche 23, die sich auf ungefähr 0,1 μm (1000 Å) auf die Dicke der Isolationsoxidbereiche 17 aufaddieren, was ein PMOS-Transistorbereich wird von einem NMOS-Transistorbereich.
In dem 5.0 aktiven Streifenmasken- und Ätzschritten wird die Nitrid-Schicht 18 von allen Oberflächen gestrippt/entfernt und die CMOS-transistoraktiven Weichen 21 werden geöffnet, um die Epitaxieoxidschicht 20 zu zeigen. Die Epitaxieoxidschicht 20 wird aufgebraucht in einem Oxidationsschritt, um eine dünne Gate-Oxidschicht 25 in den aktiven Bereichen 21 des CMOS-Transistors zu bilden. Wie in 6 gezeigt, wird dann eine Decklage aus polykristallinem Silizium (poly) 26 chemisch abgeschieden (CVD) über allen Strukturoberflächen bis zu einer Tiefe von ungefähr 0,35 μm (3500 Å) mit einer Dotierung, wie es notwendig ist, um die Schwellenspannung für die CMOS-Transistorstruktur zu erzeugen.
Mit Bezug auf 7 definieren die 6.0 Poly-Gate-Definitionsmaske und Ätzschritte ein N-Poly-Gate 27 und ein P-Poly-Gate 28 der CMOS-Transistorstruktur, die zwischen den Feldoxidregionen 23 angeordnet sind. Die 6.0 Poly-Gate-Definitionsmaskenschritte definieren ein N-Poly-Gate 27 und ein P-Poly-Gate 28 unter Verwendung einer photoempfindlichen Schicht und einer photolithografischen Schrittfolge gefolgt von dem Ätzen der Poly-Lage 26 und Zurücklassen hinter dem N-Poly-Gate 27 und dem P-Poly-Gate 28 über der Gate-Oxidlage 25. Die 6.0 Poly-Gate-Definitionsmaske ist dazu konzipiert, streng die Abmessungen der schwach dotierten Drain-(LDD)-Definitionsöffnungen 29 zwischen den Feldoxidregionen 23 zu steuern. Sie bewirkt auch eine Selbstausrichtung des N-Poly-Gates 27 und P-Poly-Gates 28.
Wie es in 8 gezeigt ist, wird eine Gate-Abdichtungsoxidlage 30 über den gesamten Halbleiter-Wafer wachsen gelassen inklusive der aktiven Bereiche, die die Gate-Oxidlage 25, das N-Poly-Gate 27 und das P-Poly-Gate 28 umfassen. Die Gate-Abdichtungsoxidlage 30 agiert als Abstandshalter bzw. Abstandsisolator für die Transistorkanäle 31, die unter dem N-Poly-Gate 27 und dem P-Poly-Gate 28 liegen. Die Gate-Oxidabdichtungslage 30 wird vorzugsweise auf eine Dicke von ungefähr 0,04 μm (400 Å) über den Gates wachsen gelassen bei einer Temperatur von ungefähr 900°C, um hoch definierte Gates zu schaffen, die eine Längenabmessung L von ungefähr 1,0 μm aufweisen. Dies entspricht effektiven Kanallängen L_eff im Bereich von 0,4 μm bis ungefähr 0,6 μm.
Weiterhin mit Bezug auf 8 wird die 7.0 N LDD-Maske Ätz- und Implantierungssequenz auch verwendet, um die N LDD-Bereiche 32 in den LDD-Definitionsöffnungen 29 des P-Quellen-Bereichs 12 zu definieren und implantieren. Die 7.0 Maske, die Feldoxidbereiche 23 und das N-Poly-Gate 27 mit der Gate-Oxidabdichtungslage 30 definieren die Lage der N LDD-Bereiche 32. Relativ schnell diffundierende Phosphoratome werden in einer N-Konzentration in den Bereichen der aktiven CMOS-Transistorbereiche 21 implantiert, die nicht durch das N-Poly-Gate 27 abgedeckt sind. Die N LDD-Phosphorimplantation wird vorzugsweise durchgeführt bei einem Wert von 1,3 × 10¹³ Ionen/cm² @ 60 KeV. Variationen in diesen Parametern können gemacht werden, um den Dotierungswert in den N LDD-Bereichen 32 einzustellen, was daraufhin den Widerstand der modifizierten ESD-Schutztransistorstruktur, die in Übereinstimmung mit der vorliegenden Erfindung hergestellt ist, zu ändern. Diese Implantation wird vorzugsweise durchgeführt in zwei Winkeln, einem Winkel von ungefähr +7° von der Senkrechten auf die Ebene der Oberfläche der CMOS-Transistorstruktur und in einem Winkel von ungefähr –7° von der gleichen Senkrechten.
Die Implantation der N LDD-Bereiche 32 durch die Gate-Oxidlage 25 und die Gate-Oxidabdichtungslage 30 und auf die Oberfläche der P-Quelle 12 wird durchgeführt in einem Winkel und in doppelter Dosierung, um die Schatteneffekte zu kompensieren, die durch das abgedichtete Poly-Gate 27 verursacht werden. Hierdurch wird ein Bereich des aktiven Transistorbereichs leicht dotiert, wobei ein schrittweiser Übergang von dem Transistorquellenbereich 33 über dem Gate-Kanalbereich 31 und in den Transistor-Drain-Bereich 34 bereitgestellt wird, um so die Hot-Elektron-Effekte zu reduzieren. Die 7.0 N LDD-Maske ist dazu konzipiert, die Einführung des N LDD-Dotierungsmittels in den Bereich unmittelbar angrenzend an dem Kanal unter dem Gate 27 auszuschließen. Wie festgestellt wurde, verbesserte das Weglassen des N LDD in diesem Bereich die Stromhandhabungskapazität der Einrichtung.
Ein Tempern bei ungefähr 1000°C treibt das implantierte N LDD in eine Tiefe von ungefähr 0,15 bis 0,2 μm (1500 bis 2000 Å) in den P-Quellen-Bereich 12. Obwohl dies vergleichsweise tief ist, ist er viel flacher, als der darunter liegende P-Quellen-Bereich 12. Darüber hinaus sind die LDD-Bereiche 32 mit einer Konzentration dotiert, die variiert werden kann. Folgend dem N LDD-Implantierungsschritt werden die P LDD-Implantierungen in dem N-Quellen-Bereich 11 durchgeführt. Insbesondere werden die P-Ionen in den N-Quellen-Bereich implantiert, um die gleiche Art von Hot-Elektron-Schutz zu entwickeln, wie es oben mit Bezug auf die NMOS-Transistorbildung beschrieben wurde. Details der 8.0 P LDD-Maskenschritte werden hier nicht beschrieben. Es soll jedoch verstanden werden, dass es möglich sein kann, die Schritte, die verknüpft sind mit den Modifikationen an dem NMOS-Abschnitt der Gesamtstruktur, die gemäß der Erfindung gebildet ist, auch an dem PMOS-Abschnitt anzuwenden, insbesondere mit Bezug auf den Schutz, der auf höherem Potential liegenden der beiden Potentialschienen. Ein Abstandsoxid, welches verwendet wird, um den nach dem Verfahren dieser Erfindung gebildeten ESD-empfindlichen Bereich zu bilden, wird dann auf allen aktiven Bereichen auf einer Tiefe von ungefähr 0,2 μm (2000 Å) wachsen gelassen. Es ist dieses Abstandsoxid, das die Tiefe der nachfolgenden Ionenimplantation definiert.
Modifikationen in dem früheren Herstellungsprozess, die sich auf den Herstellungsprozess der vorliegenden Erfindung für den neuen ESD-Schutztransistor beziehen, finden statt mit Bezug auf die 9.0 Silizid-Exklusionsmaske und die Schritte, die sich auf die vorher beschriebene Silizid-Exklusion beziehen. Wie es in 9 gezeigt ist, werden die neuen Maskenimplantierungs- und Ätzsequenzen verwendet, um wenigstens eine neue Schutzabdichtungslage über dem N LDD-Bereich 32 des Drain-Bereiches 34 zu definieren. Dies wird erzielt, in dem ein oder mehrere drainblockende Bereiche 101 in die 8.0 Maske eingeführt werden, um so das Ätzen der Oxidabstandslage 102 unter den Bereichen 101 zu verhindern. Es ist anzumerken, dass die Blockierungsbereiche 101 aaswählbar sind als Funktion der ESDP-Erfordernisse für den Strukturwiderstand.
Nachfolgendes Ätzen des Halbleitermaterials, das durch die Maskenöffnungen 102a stattfindet, entfernt im Wesentlichen die Oxidabstandslage 102, wie es in 10 gezeigt ist, ausgenommen die auf der Seite des Gates befindliche Abstandslage 103 des Standes der Technik und die neue implantierungsblockierungs Oxidlage 100. Zusätzlich ist die Entfernung der Oxidabstandslage 102 gezeigt, welche Öffnungen bietet, durch welche die nachfolgende Ionenimplantation und Silizidierung stattfinden kann.
Nachfolgend den neuen Silizid-Exklusionsschritten werden in einem CMOS- oder BiCMOS-Herstellungsverfahren die 10.0 P+-Source/Drain-Definitionsmaskenschritte verwendet, um P-Ionen in den N-Quellenbereich zu implantieren, um einen PMOS-Transistor zu entwickeln. Details dieser Schritte werden nachfolgend nicht beschrieben. Es soll jedoch klargestellt werden, dass es möglich sein kann, die Schritte, die assoziiert sind, mit Modifikationen an dem NMOS-Abschnitt der gesamten erfindungsgemäß hergestellten Struktur zu nehmen und sie auch auf den PMOS-Abschnitt anzuwenden, insbesondere mit Bezug auf den Schutz der beiden Potentialschienen, die auf höherem Potential liegt.
Zum Zwecke der detaillierten Beschreibung des bevorzugten NMOS-Transistordesigns werden Schritte, die sich auf diese Struktur beziehen, nachfolgend detaillierter beschrieben. Insbesondere und wie es mit Bezug auf 10 gezeigt ist, wird die 11.0 N+-Source/Drain-Definitionsmaske Ätz- und Implantierungssequenz verwendet, um den NMOS-Source-Bereich 33 und den NMOS-Drain-Bereich 34 eines NMOS-Transistors zu definieren und implantieren. In dem bevorzugten Ausführungsbeispiel der Erfindung werden langsam diffundierende Arsen-Atome durch die 11.0 Maske in einer Konzentration von 7.0 × 10¹⁵ Ionen/cm² @ 100 KeV. implantiert. Die 11.0 Maske enthält Öffnungen 41, die die Bildung des NMOS-Source-Bereiches 33 und des NMOS-Drain-Bereiches 34 ermöglichen. Nachfolgend auf die modifizierte Source- und Drain-Maske, die Ätz- und Implantierungssequenzen der 10.0 Maske wird eine Niedertemperatur-Oxidlage (LTO) 42 über alle Oberflächen abgeschieden, wie es in 11 gezeigt ist.
Die 12.0 Kontaktdefinitionsmaske und Ätzsequenz entfernt LTO 42 über den MOS-Metallkontaktflächen 43 entsprechend dem Source-Bereich 33 und dem Drain-Bereich 34. Wie es in 11 gezeigt ist, werden die CMOS-Metallkontaktflächen 43 vorzugsweise gebildet nach der Deckschicht Deposition von Titan oder Platin oder irgend einem anderen geeigneten Material, wie Aluminium, Tantal, Molybdän oder dergleichen, um eine refraktorische Metalldeckschicht 56 über allen Oberflächen zu bilden. Nach der Deckschichtdeposition und dem Sintern werden alle "unsilizidierten" Metalle entfernt, wie das auf den Dichtlagen 100 und 103, was ein Metall-Silizid-Komposit 105 in allen Kontaktflächen übrig lässt, umfassend die CMOS-Kontaktflächen 43 und die Gate-Kontaktfläche 65. Eine Blockierungsdichtlage 100 belässt die LDD-empfindlichen Bereiche 104, die den in einer ESD-Schutztransistorstruktur gewünschten Widerstand bereitstellen. Die relevanten Endschritte in dem Verfahren sind gezeigt in den 11 und 12 und enthalten den 13.0 M1 Definitionsmaskensequenz der Abscheidung einer Lage 58 eines ersten Metalls (M1), vorzugsweise eine geeignete Metallkombination, wie zum Beispiel Titan/Wolfram und Aluminium/Kupfer. In nachfolgenden Maskenschritten wird eine zweite Metalllage 68 abgeschieden und definiert unter Verwendung der 14.0 M2 Masken- und Depositionssequenz. Schließlich werden Bond-Pads definiert, geätzt und gebildet.
Während die Erfindung mit Bezug auf spezielle Ausführungsbeispiele beschrieben wurde, ist sie definiert in den nachfolgenden Ansprüchen.

Claims

Verfahren zur Herstellung einer ESD-Schutzvorrichtung, die aus einer MOS-Transistorstruktur gebildet ist, wobei das Verfahren die Schritte umfasst des: a. Bildens, in einer epitaktischen Schicht von Halbleitermaterial, eines Bereichs eines ersten Leitfähigkeitstyps an einem Halbleitersubstrat (10); b. Bildens eines Gates (27) der Transistorstruktur über diesem Bereich; c. Bildens eines niedrigdichten Drainbereichs (32) eines zweiten Leitfähigkeitstyps an einer Oberfläche der epitaktischen Schicht, wobei der niedrigdichte Drainbereich (32) von einem maskierten Implantationsschritt gebildet wird, um die Dotierstoffe des niedrigdichten Drainbereichs (32) vom Rand des Gates (27) der Transistorstruktur beabstandet zu implantieren; d. Bildens eines Abstandhalteroxids (102); e. Entfernens eines Teils des Abstandhalteroxids (102) an einer Oberfläche des niedrigdichten Drainbereichs (32) und Belassens verbleibender Teile, die Abstandhalter (103) und ein oder mehrere drainblockierende Bereiche (100) umfassen, an der Oberfläche des niedrigdichten Drainbereichs (32); und f. Bildens eines Drainbereichs (34) des zweiten Leitfähigkeitstyps in freigelegten Teilen des niedrigdichten Drainbereichs (32), sodass der Drainbereich (34) nicht unter den verbleibenden Teilen (100, 103) des Abstandhalteroxids (102) gebildet wird, wobei eine Ladungsträger- Dotierstoffkonzentration des Drainbereichs (34) höher ist als eine Ladungsträger-Dotierstoffkonzentration des niedrigdichten Drainbereichs (32).
Verfahren, wie in Anspruch 1 beansprucht, weiter den Schritt des Bildens einer Mehrzahl der Transistorstrukturen in Kombination zur Erzeugung der ESD-Schutzvorrichtung umfassend.
Verfahren, wie in gleich welchem vorgenannten Anspruch beansprucht, weiter die Schritte umfassend des: Bildens, vor dem Bildens des niedrigdichten Drainbereichs (32), einer retrograden Wanne (12) des ersten Leitfähigkeitstyps in der epitaktischen Schicht (15); und anschließenden Bildens des niedrigdichten Drainbereichs (32) des zweiten Leitfähigkeitstyps an einer Oberfläche der retrograden Wanne (12).