JP7388892B2

JP7388892B2 - 演算増幅器

Info

Publication number: JP7388892B2
Application number: JP2019210368A
Authority: JP
Inventors: 義明新井
Original assignee: Nisshinbo Micro Devices Inc
Current assignee: Nisshinbo Micro Devices Inc
Priority date: 2019-11-21
Filing date: 2019-11-21
Publication date: 2023-11-29
Anticipated expiration: 2039-11-21
Also published as: JP2021082986A

Description

本発明はバイポーラトランジスタを使用した演算増幅器に関する。

＜第１従来例＞
図１３に第１従来例の演算増幅器の回路を示す（例えば、非特許文献１の図４．２９、特許文献１の第１図参照）。１はＰＮＰトランジスタＱ１２，Ｑ１３からなる差動対回路、Ｑ１１はその差動対回路１のテール電流源としてのＰＮＰトランジスタである。このトランジスタＱ１１には、電流源３の基準電流Ｉ_REFをＮＰＮトランジスタＱ１，Ｑ２からなるカレントミラー回路でミラーした電流を、さらにＰＮＰトランジスタＱ１０，Ｑ１１からなるカレントミラー回路でミラーしたテール電流Ｉｔ１が流れる。トランジスタＱ１２，Ｑ１３のコレクタに流れる電流は、負荷抵抗Ｒ１，Ｒ２によって電流／電圧変換されて、差動増幅器７に入力する。

ところで、バイポーラトランジスタのコレクタ電流は、プロセスにより決定されるアーリー効果により変動する。つまり、コレクタ・エミッタ間電圧の変動によってコレクタ電流が変動する。図１３の演算増幅器では、テール電流Ｉｔ１が流れるトランジスタＱ１１は、電源電圧Ｖ_CCと同相入力電圧の変動が、コレクタ・エミッタ間電圧の変動に直結するため、テール電流Ｉｔ１は電源電圧Ｖ_CCや同相入力電圧の影響を受けてしまう。

テール電流Ｉｔ１が増大すると、差動対回路１のトランジスタＱ１２，Ｑ１３のトランスコンダクタンスが増大することで、周波数に対する位相特性がほぼ変化せずに初段の利得が上昇するため、演算増幅器の安定性が悪化してしまう。

＜第２従来例＞
そこで、電源電圧Ｖ_CCと同相入力電圧の変動に対するテール電流源の影響を低減するために、出力抵抗を上げる公知の手法として、図１４に示すようなトランジスタＱ１０，Ｑ１１にＰＮＰトランジスタＱ２１，Ｑ２２を追加したカスコードカレントミラー回路、トランジスタＱ１，Ｑ２にＮＰＮトランジスタＱ２３，Ｑ２４を追加したカスコードカレントミラー回路を採用した第２従来例の演算増幅器がある（例えば、非特許文献２の図４．８参照）。

「システムＬＳＩのためのアナログ集積回路設計技術上」、３４２頁、Ｐ．Ｒ．グレイ他３名、培風館、２００５年１１月３０日発行「システムＬＳＩのためのアナログ集積回路設計技術上」、３０５頁、Ｐ．Ｒ．グレイ他３名、培風館、２００５年１１月３０日発行特開昭５８－０７５９１０号公報

しかし、図１４の第２従来例の構成では、差動対回路１のトランジスタＱ１２，Ｑ１３のエミッタ電圧が、図１３の第１従来例の場合よりもさらに電源電圧Ｖ_CCから１Ｖ_BE分だけ低下してしまうため、電源電圧Ｖ_CCが低い場合の動作が難しくなる上、そのトランジスタＱ１２，Ｑ１３のエミッタ側の入力範囲が狭まってしまう。

さらに、公知の技術として差動対トランジスタＱ１２，Ｑ１３のエミッタに抵抗を直列に接続して出力抵抗を上げる構成があるが、その場合も抵抗の電圧降下分だけ入力範囲が狭まる上、アーリー効果による影響を完全に打ち消すことはできない。

本発明は上記問題点を解消し、低電圧からの動作が可能で且つアーリー効果の影響を打ち消すことできる演算増幅器を提供することを目的とする。

上記目的を達成するために、請求項１にかかる発明は、基準電流を供給する基準電流源と、差動対回路と、バイポーラトランジスタで構成され出力側が前記差動対回路のテール電流源となるカレントミラー回路と、前記差動対回路の一対の入力ノードから同相入力電圧を検出し、検出した前記同相入力電圧の変動に応じて生じる前記バイポーラトランジスタのアーリー効果により変動する電流成分を前記基準電流から減算する第１減算回路と、電源電圧の変動に応じて生じる前記バイポーラトランジスタのアーリー効果により変動する電流成分を前記基準電流から減算する第２減算回路とを備え、前記基準電流を前記第１減算回路及び前記第２減算回路により減算した電流を、前記カレントミラー回路に入力することを特徴とする。

請求項２にかかる発明は、基準電流を供給する基準電流源と、第１導電型のバイポーラトランジスタ対からなる差動対回路と、前記基準電流をミラーした電流を出力する第２導電型のバイポーラトランジスタからなる第１カレントミラー回路と、該第１カレントミラー回路の出力電流をミラーした電流を出力する第１導電型のバイポーラトランジスタからなる第２カレントミラー回路と、前記第２カレントミラー回路の出力電流をミラーした電流を出力する第２導電型のバイポーラトランジスタからなる第３カレントミラー回路と、該第３カレントミラー回路の出力電流をミラーした電流を出力する第１導電のバイポーラトランジスタからなる第４カレントミラー回路と、前記基準電流をミラーした電流を出力する第２導電型のバイポーラトランジスタからなる第５カレントミラー回路と、該第５カレントミラー回路の出力電流から前記第４カレントミラー回路の出力電流を差し引いた電流をミラーした電流を出力する第１導電型のバイポーラトランジスタからなる第６カレントミラー回路と、前記第２カレントミラー回路の出力側と前記第３カレントミラー回路の入力側の間に挿入され前記差動対回路に入力する同相入力電圧により前記第２カレントミラー回路の出力側の電圧が前記第６カレントミラー回路の出力側の電圧と等しくなるよう制御する制御回路とを備え、前記第６カレントミラー回路の出力電流を前記差動対回路のテール電流として供給することを特徴とする。

請求項３にかかる発明は、請求項２に記載の演算増幅器において、前記第１カレントミラー回路の出力電流をミラーした電流を出力する第１導電型のバイポーラトランジスタからなる第７カレントミラー回路を備え、該第７カレントミラー回路の出力電流が前記第３カレントミラー回路の入力側に供給されることを特徴とする。

請求項４にかかる発明は、基準電流を供給する基準電流源と、第１導電型のバイポーラトランジスタ対からなる差動対回路と、前記基準電流をミラーした電流を出力する第２導電型のバイポーラトランジスタからなる第１カレントミラー回路と、該第１カレントミラー回路の出力電流をミラーした電流を出力する第１導電型のバイポーラトランジスタからなる第２カレントミラー回路と、前記基準電流をミラーした電流を出力する第２導電型のバイポーラトランジスタからなる第５カレントミラー回路と、該第５カレントミラー回路の出力電流をミラーした電流を出力する第１導電型のバイポーラトランジスタからなる第６カレントミラー回路と、前記第２カレントミラー回路の出力側と前記第５カレントミラー回路の出力側の間に挿入され前記差動対回路に入力する同相入力電圧により前記第２カレントミラー回路の出力側の電圧が前記第６カレントミラー回路の出力側の電圧と等しくなるよう制御する制御回路と、前記第１カレントミラー回路の出力側にエミッタが接続され前記第２カレントミラー回路の入力側にコレクタが接続された第２導電型の第１７トランジスタと、前記第５カレントミラー回路の出力側にエミッタが接続され前記第６カレントミラー回路の入力側にコレクタが接続された第２導電型の第１８トランジスタと、前記第１７トランジスタ及び前記第１８トランジスタのベースに固定バイアスを与えるバイアス電源とを備え、該固定バイアスは前記差動対回路の同相入力電圧の範囲に対し前記制御回路と前記第５カレントミラー回路と前記第１７トランジスタ及び前記第１８トランジスタが動作する電圧とし、前記第６カレントミラー回路の出力電流を前記差動対回路のテール電流として供給することを特徴とする。

請求項５にかかる発明は、請求項４に記載の演算増幅器において、前記第１カレントミラー回路の出力電流をミラーした電流を前記第５カレントミラー回路の出力側に出力する第１導電型のバイポーラトランジスタからなる第７カレントミラー回路を備えることを特徴とする。

請求項６にかかる発明は、請求項３又は５に記載の演算増幅器において、前記第５カレントミラー回路および前記第７カレントミラー回路のミラー比は、電源電圧の変動に応じて生じる前記基準電流の変動に対応して設定されることを特徴とする。

本発明によれば、電源電圧の変動によるアーリー効果の影響及び差動対回路の同相入力電圧によるアーリー効果の影響を検出して、差動対回路のテール電流を調整するので、電源電圧や同相入力電圧の変動によるテール電流源のアーリー効果による影響を打ち消すことができる。また、テール電流源はトランジスタ1つで構成できるため、低電圧の電源で動作可能となる。

本発明の演算増幅器の原理説明用の回路図である。本発明の第１実施例の演算増幅器の原理説明用の回路図である。本発明の第１実施例の演算増幅器の具体例の回路図である。本発明の第１実施例の演算増幅器の基準電流とテール電流の特性図である。本発明の第２実施例の演算増幅器の原理説明用の回路図である。本発明の第２実施例の演算増幅器の具体例の回路図である。本発明の第２実施例の演算増幅器の基準電流とテール電流の特性図である。本発明の第３実施例の演算増幅器の原理説明用の回路図である。本発明の第３実施例の演算増幅器の具体例の回路図である。本発明の第３実施例の演算増幅器の基準電流とテール電流の特性図である。本発明の第４実施例の演算増幅器の原理説明用の回路図である。本発明の第４実施例の演算増幅器の具体例の回路図である。第１従来例の演算増幅器の回路図である。第２従来例の演算増幅器の回路図である。

＜原理説明＞
図１に本発明の演算増幅器の原理説明図を示す。１はＰＮＰトランジスタＱ１２，Ｑ１３のエミッタを共通接続した差動対回路、２は基準電流源３から供給される基準電流Ｉ_REFに基づき差動対回路１にテール電流を供給するＰＮＰトランジスタＱ１０，Ｑ１１からなるカレントミラー回路、４は差動対回路１の同相入力電圧を検出してその検出電圧に応じてトランジスタのアーリー効果により変動する電流成分を基準電流Ｉ_REFから減算する第１減算回路、５は電源電圧Ｖ_CCの変動に応じたアーリー効果により変動する電流成分を基準電流Ｉ_REFから減算する第２減算回路である。トランジスタＱ１０には、基準電流Ｉ_REFから第１減算回路４と第２減算回路５の電流を減算された電流が入力する。そして、トランジスタＱ１１には、トランジスタＱ１０の電流をミラーした電流とトランジスタＱ１１自体でアーリー効果の影響を受けた電流が、テール電流として流れる。

テール電流を供給するトランジスタＱ１１のコレクタ電圧は、アーリー効果の影響を受けるが、基準電流Ｉ_REFは第１減算回路４と第２減算回路５によりアーリー効果の影響をすでに受けているので、これをトランジスタＱ１１にミラーすることにより、トランジスタＱ１１におけるアーリー効果の影響をキャンセルすることができる。つまり、トランジスタＱ１１に流れるテール電流は、電源電圧の変動及び同相入力電圧の変動の影響を受けない。

＜第１実施例＞
図２に第１実施例の原理説明用の回路を示す。ＮＰＮトランジスタＱ１，Ｑ２と、ＮＰＮトランジスタＱ１，Ｑ３と、ＰＮＰトランジスタＱ４，Ｑ５と、ＮＰＮトランジスタＱ６，Ｑ７と、ＰＮＰトランジスタＱ８，Ｑ９は、それぞれカレントミラー回路を構成している。６は差動対回路１の同相入力電圧を検出してトランジスタＱ５のコレクタ電圧とトランジスタＱ１１のコレクタ電圧を等しくするための制御回路である。

請求項との関係では、第１カレントミラー回路はトランジスタＱ１，Ｑ２で構成され、第２カレントミラー回路はトランジスタＱ４，Ｑ５で構成され、第３カレントミラー回路はトランジスタＱ６，Ｑ７で構成され、第４カレントミラー回路はトランジスタＱ８，Ｑ９で構成され、第５カレントミラー回路はトランジスタＱ１，Ｑ３で構成され、第６カレントミラー回路はトランジスタＱ１０，Ｑ１１で構成されている。

トランジスタＱ１のコレクタ電流Ｉ_CQ1は基準電流I_REFとなるので、そのコレクタ電流Ｉ_CQ1は、
となる。Ｉ_SNはＮＰＮトランジスタの逆方向飽和電流、Ｖｔは熱電圧、Ｖ_BEQ1はトランジスタＱ１のベース・エミッタ間電圧である。

トランジスタＱ１，Ｑ２のサイズ比をＱ１：Ｑ２＝１：１とすると、トランジスタＱ２のコレクタ電流Ｉ_CQ2は、基準電流Ｉ_REFを用いて、
となる。Ｖ_BEQ4はトランジスタＱ４のベース・エミッタ間電圧、Ｖ_ANはＮＰＮトランジスタのアーリー電圧である。

次に、トランジスタＱ４，Ｑ５のサイズ比をＱ４：Ｑ５＝１：１とし、トランジスタＱ５のコレクタ・エミッタ間電圧をＶ_５とすると、トランジスタＱ５のコレクタ電流Ｉ_CQ5は、
となる。Ｖ_APはＰＮＰトランジスタのアーリー電圧である。

ここで、通常、Ｖ_AN，Ｖ_AP＞＞１であるので、
という近似を適用すると、式（３）は、
となる。

次に、トランジスタＱ６，Ｑ７のサイズ比をＱ６：Ｑ７＝１：１とすると、トランジスタＱ７のコレクタ電流Ｉ_CQ7は、式（５）と同様の近似を用いて、
となる。ただし、式（６）の右辺は各ＰＮＰトランジスタのベース・エミッタ間電圧Ｖ_BEはほぼ等しいとして、Ｖ_BEQP＝Ｖ_BEQ4≒Ｖ_BEQ8としている。

同様にトランジスタＱ８，Ｑ９のサイズ比をＱ８：Ｑ９＝１：１とすると、トランジスタＱ１０のダイオード接続により、トランジスタＱ９のコレクタ電圧はトランジスタＱ８のコレクタ電圧と等しくなるため、トランジスタＱ９のコレクタ電流Ｉ_CQ9は、
となる。

一方、トランジスタＱ３のコレクタ電流Ｉ_CQ3は、トランジスタＱ１，Ｑ３のサイズ比をＱ１：Ｑ３＝１：２とすると、
となる。

そして、トランジスタＱ１０のコレクタ電流Ｉ_CQ10は、コレクタ電流Ｉ_CQ3からI_CQ9を減算した値となるので、
となる。

従って、トランジスタＱ１１のコレクタ電流Ｉ_CQ11は、トランジスタＱ１０，Ｑ１１のサイズ比をＱ１０：Ｑ１１＝１：１とし、トランジスタＱ１１のコレクタ・エミッタ間電圧をＶ₁₁とすると、
となる。

ここで制御回路６の効果により、トランジスタＱ５，Ｑ１１のコレクタ電圧が等しくなり、Ｖ₅＝Ｖ₁₁となるので、
となり、トランジスタＱ１１のコレクタ電流Ｉ_CQ11、つまり差動対回路１のテール電流Ｉｔ３は、電源電圧Ｖ_CCと同相入力電圧の変動の影響を受けなくなる。

図３は図２の演算増幅器を具体化した回路であり、制御回路６はコレクタ同士、エミッタ同士を共通接続したＰＮＰトランジスタＱ１５，Ｑ１６により構成されている。また、トランジスタＱ１２，Ｑ１３のコレクタに現れる電圧は、負荷抵抗Ｒ１，Ｒ２によって電流／電圧変換されて、差動増幅器７に入力している。

図４に第１実施例の演算増幅器の基準電流Ｉ_REFとテール電流のシミュレーションにより得られた特性を示す。（ａ）は差動対回路１の同相入力電圧が変化したときの同相入力電圧依存特性、（ｂ）は電源電圧Ｖ_CCが変化したときの電源電圧依存特性である。Ｉｔ１は図１３の第１従来例の演算増幅器の差動対回路１のテール電流、Ｉｔ２は図１４の第２従来例の演算増幅器の差動対回路１のテール電流、Ｉｔ３は第１実施例の演算増幅器の差動対回路１のテール電流である。

図４（ａ）においては、図１４で説明した第２従来例の演算増幅器のテール電流Ｉｔ２では、図１３で説明した第１従来例の演算増幅器のテール電流Ｉｔ１に比べてテール電流の同相入力電圧依存性は低下しているが、同相入力電圧を上げると電流が流れなくなってしまう。しかし、第１実施例の演算増幅器のテール電流Ｉｔ３では、図１４の第２従来例の演算増幅器のテール電流Ｉｔ２と同等の低下した同相入力電圧依存性を有しながら、図１３の第１従来例の演算増幅器のテール電流Ｉｔ１と同等の広い同相入力範囲を持っていることが確認できる。

また、図４（ｂ）においては、図１４の第２従来例の演算増幅器のテール電流Ｉｔ２では、図１３で説明した第１従来例の演算増幅器のテール電流Ｉｔ１に比べてテール電流の電源電圧依存性は低下するが、低電源電圧からの動作が不可能となっている。しかし、第１実施例の演算増幅器のテール電流Ｉｔ３では、図１４の第２従来例の演算増幅器のテール電流Ｉｔ２と同等の低い電源電圧依存性を有しながら、図１３の第１従来例の演算増幅器のテール電流Ｉｔ１と同等の低電源電圧動作特性を持っていることが確認できる。

＜第２実施例＞
図２、図３の第１実施例の演算増幅器では、上記のように基準電流Ｉ_REFが一定の場合、電源電圧Ｖ_CCの変動のテール電流への影響を打ち消すことができるが、基準電流Ｉ_REFが電源電圧Ｖ_CCに応じて変動する場合、その変動のテール電流への影響を打ち消すことができない。

図５、図６の第２実施例の演算増幅器はこの点を改善したものであり、図２、図３で説明した第１実施例の演算増幅器に、トランジスタＱ４とカレントミラー接続されるＰＮＰトランジスタＱ１４を追加したものである。Ｑ４，Ｑ１４のサイズ比はＱ４：Ｑ１４＝１：Ｎである。請求項との関係では、第７カレントミラー回路がトランジスタＱ４，Ｑ１４で構成されている。

図５、図６の第２実施例の演算増幅器において、トランジスタＱ５のコレクタ電流Ｉ_CQ5までは図２、図３の第１実施例の演算増幅器と同様となるので、そのコレクタ電流Ｉ_CQ5は式（５）となる。

一方、トランジスタＱ１４のコレクタ電流Ｉ_CQ14は、式（３）～（５）と同様に考え、且つトランジスタＱ４，Ｑ１４のサイズ比がＱ４：Ｑ１４＝１：Ｎであることから、
となる。トランジスタＱ６のコレクタ電流Ｉ_CQ6は、Ｉ_CQ5とＩ_CQ14の合計となるので、
となる。よって、式（６）～（７）と同様に考えて計算すると、コレクタ電流Ｉ_CQ9は、
となる。

次に、トランジスタＱ１，Ｑ３のサイズ比をＱ１：Ｑ３＝１：（２＋Ｎ）とすると、トランジスタＱ３のコレクタ電流Ｉ_CQ3は、
となる。よって、トランジスタＱ１０のコレクタ電流Ｉ_CQ10は、
となる。

従って、トランジスタＱ１１のコレクタ電流Ｉ_CQ11は、トランジスタＱ１０，Ｑ１１のサイズ比がＱ１０：Ｑ１１＝１：１であるので、Ｖ_５＝Ｖ₁₁より、
となる。

ここで、以下の式（１８）のように、基準電流Ｉ_REFが電源電圧Ｖ_CCの増加に比例してΔIrefだけ増加する特性を持つとする（Ｉ_REF0は定数）。

近似を用いて
とすると、トランジスタＱ１１のコレクタ電流Ｉ_CQ11は、
となる。

従って、
となるようにＮを設定すれば、電源電圧Ｖ_CCの変動の影響を打ち消すことができる。つまり、Ｎの値は電源電圧Ｖ_CCの変動に応じて生じる基準電流Ｉ_REFの変動分ΔIrefに対応して設定すれば良い。Ｖ_CCの変動とΔIrefは一定の関係にあるので、これを求めることにより、Ｎの値を所定の値に設定することができる。

図７に第２実施例の演算増幅器の基準電流Ｉ_REFとテール電流のシミュレーションにより得られた特性を示す。ここでは、基準電流Ｉ_REFに電源電圧Ｖ_CCの変動に対して正の変動特性を有する電流源を用いて、電源電圧Ｖ_CCとテール電流の関係を求めた。Ｉｔ２は図１４の第２従来例の演算増幅器のテール電流、Ｉｔ３は図２、図３の第１実施例の演算増幅器のテール電流、Ｉｔ４は図５、図６の第２実施例の演算増幅器のテール電流である。図７に示すように、図１４の第２従来例の演算増幅器のテール電流Ｉｔ２や、図２、図３の第１実施例の演算増幅器のテール電流Ｉｔ３は、基準電流Ｉ_REFに依存して電源電圧Ｖ_CCの変動に対して正の電流特性となる。しかし、図５、図６の第２実施例の演算増幅器のテール電流Ｉｔ４は、基準電流Ｉ_REFが電源電圧Ｖ_CCの増加に応じて増加する特性を有していても、その影響を低減した電流特性となることが確認できる。

＜第３実施例＞
図２、図３で説明した第１実施例の演算増幅器では、同相入力電圧が０Ｖ付近でテール電流Ｉｔ３が増大する傾向があった。そこで、第３実施例の演算増幅器では、図８、図９に示すように、図２、図３におけるカレントミラー回路を構成するトランジスタＱ６，Ｑ７，Ｑ８，Ｑ９を削除する。そして、トランジスタＱ３のコレクタを制御回路６に接続し、トランジスタＱ２，Ｑ４の間にＮＰＮトランジスタＱ１７を挿入し、トランジスタＱ３，Ｑ１０の間にＮＰＮトランジスタＱ１８を挿入し、それらのトランジスタＱ１７，Ｑ１８のベースと電源電圧Ｖ_EEの間に固定のバイアス電圧Ｖ_BIASを印加している。本実施例では、差動対回路１と制御回路６はＰＮＰトランジスタで構成しているため、演算増幅器の同相入力電圧の範囲はＶ_EE以上で入力可能となる。同相入力電圧がＶ_EEまで変動しても制御回路６とトランジスタＱ３とトランジスタＱ１７，Ｑ１８が正常に動作するようにバイアス電圧Ｖ_BIASを設定する必要がある。

請求項との関係では、第１のカレントミラー回路はトランジスタＱ１，Ｑ２で構成され、第２カレントミラー回路はトランジスタＱ４，Ｑ５で構成され、第５カレントミラー回路はトランジスタＱ１，Ｑ３で構成され、第６カレントミラー回路はトランジスタＱ１０，Ｑ１１で構成されている。第１７トランジスタはＱ１７、第１８トランジスタはＱ１８である。

トランジスタＱ１のコレクタ電流I_CQ1は前記した式（１）に示すとおりである。トランジスタＱ２のコレクタ電圧は、トランジスタＱ１７により一定値となるためにアーリー効果が抑えられるので、Ｑ１，Ｑ２のサイズ比をＱ１：Ｑ２＝１：１とすると、トランジスタＱ２のコレクタ電流Ｉ_CQ2は基準電流Ｉ_REFと等しく、
となる。

次に、トランジスタＱ４，Ｑ５のサイズ比はＱ４：Ｑ５＝１：１であり、トランジスタＱ５のコレクタ・エミッタ間電圧をＶ₅とすると、トランジスタＱ５のコレクタ電流Ｉ_CQ5は式（３）と異なって、
となる。

一方、トランジスタＱ３については、トランジスタＱ１８によりアーリー効果が抑えられるため、そのコレクタ電流Ｉ_CQ3は、トランジスタＱ１，Ｑ３のサイズ比をＱ１：Ｑ３＝１：２とすると、
となる。

よって、トランジスタＱ１８のコレクタ電流I_CQ18は、I_CQ3からI_CQ5を差し引いた値となり、トランジスタＱ１０にはトランジスタＱ１８の電流がそのまま供給されるので、トランジスタＱ１０のコレクタ電流Ｉ_CQ10は、
となる。

従って、トランジスタＱ１１のコレクタ電流Ｉ_CQ11は、トランジスタＱ１０，Ｑ１１のサイズ比がＱ１０：Ｑ１１＝１：１であるので、トランジスタＱ１１のコレクタ・エミッタ間電圧をＶ₁₁とすると、
と、式（１０）と同じになる。

ここで制御回路６の効果により、トランジスタＱ５，Ｑ１１のコレクタ電圧が等しくなるため、Ｖ₅＝Ｖ₁₁となるので、
と式（１１）と同じになり、トランジスタＱ１１のコレクタ電流Ｉ_CQ11、つまり差動対回路１のテール電流は、電源電圧Ｖ_CCと同相入力電圧の変動の影響を受けなくなる。

図１０に第３実施例の演算増幅器の基準電流Ｉ_REFとテール電流のシミュレーションにより得られた特性を示す。（ａ）は差動対回路１の同相入力電圧が変化したときの同相入力電圧依存特性、（ｂ）は（ａ）の横軸の同相入力電圧の０Ｖ付近を拡大したグラフである。Ｉｔ３は第１実施例の演算増幅器のテール電流、Ｉｔ５は本実施例の演算増幅器のテール電流である。このように、第３実施例の演算増幅器では、０Ｖまで同相入力電圧依存性が低下したテール電流を得ることが確認できる。また、（ｃ）は電源電圧Ｖ_CCが変化したときの電源電圧依存特性である。このように、第３実施例の演算増幅器でも第１実施例の演算増幅器と同等の低電源電圧動作特性を持つことが確認できる。

＜第４実施例＞
図１１、図１２に第４実施例の演算増幅器の回路を示す。この第４実施例では、図８、図９で説明した第３実施例において、図５、図６で説明した第２実施例と同様に、トランジスタＱ１４を追加することで、第２実施例と同様の効果を得るようにしたものである。トランジスタＱ４，Ｑ１４のサイズ比をＱ４：Ｑ１４＝１：Ｎとする。請求項との関係では、第７カレントミラー回路がトランジスタＱ４，Ｑ１４で構成されている。

トランジスタＱ５のコレクタ電流I_CQ5は、図９と同様となるので、そのコレクタ電流I_CQ5は式（２３）となる。一方、トランジスタＱ１４のコレクタ電流Ｉ_CQ14は、トランジスタＱ４，Ｑ１４のサイズ比がＱ４：Ｑ１４＝１：Ｎであることから、
となる。

次に、トランジスタＱ１，Ｑ３のサイズ比をＱ１：Ｑ３＝１：（２＋Ｎ）とすると、トランジスタＱ３のコレクタ電流Ｉ_CQ3は、
となる。

よって、トランジスタＱ１８のコレクタ電流Ｉ_CQ18は、Ｉ_CQ3からＩ_CQ5及びＩ_CQ14を差し引いた値となり、トランジスタＱ１０にはトランジスタＱ１８の電流がそのまま供給されるので、トランジスタＱ１０のコレクタ電流Ｉ_CQ10は、
となる。

以降、第２実施例と同様に計算すると、
となる。

従って、
となるようにＮを設定すれば、基準電流源３の基準電流Ｉ_REFが有する電源電圧の影響を打ち消すことができる。

なお、本実施例では第１、第２、第３、第４、第６カレントミラー回路のミラー比を１：１とし、第５カレントミラー回路のミラー比を１：２または１：２＋Ｎとし、第７カレントミラー回路のミラー比を１：Ｎとして説明したが、各カレントミラー回路のミラー比は、テール電流でアーリー効果の影響をキャンセルするように設定すればよい。例えば、第１カレントミラー回路のミラー比を０．５倍とし、第４カレントミラー回路のミラー比を２倍としても、同様にアーリー効果の影響を受けないテール電流を得ることが可能である。

１：差動対回路
２：カレントミラー回路
３：基準電流源
４：第１減算回路
５：第２減算回路
６：制御回路
７：差動増幅器
Ｑ１，Ｑ２：第１カレントミラー回路を構成するＮＰＮトランジスタ
Ｑ４，Ｑ５：第２カレントミラー回路を構成するＰＮＰトランジスタ
Ｑ６，Ｑ７：第３カレントミラー回路を構成するＮＰＮトランジスタ
Ｑ８，Ｑ９：第４カレントミラー回路を構成するＰＮＰトランジスタ
Ｑ１，Ｑ３：第５カレントミラー回路を構成するＮＰＮトランジスタ
Ｑ１０，Ｑ１１：第６カレントミラー回路を構成するＰＮＰトランジスタ
Ｑ４，Ｑ１４：第７カレントミラー回路を構成するＰＮＰトランジスタ

Claims

基準電流を供給する基準電流源と、差動対回路と、バイポーラトランジスタで構成され出力側が前記差動対回路のテール電流源となるカレントミラー回路と、前記差動対回路の一対の入力ノードから同相入力電圧を検出し、検出した前記同相入力電圧の変動に応じて生じる前記バイポーラトランジスタのアーリー効果により変動する電流成分を前記基準電流から減算する第１減算回路と、電源電圧の変動に応じて生じる前記バイポーラトランジスタのアーリー効果により変動する電流成分を前記基準電流から減算する第２減算回路とを備え、前記基準電流を前記第１減算回路及び前記第２減算回路により減算した電流を、前記カレントミラー回路に入力することを特徴とする演算増幅器。
基準電流を供給する基準電流源と、第１導電型のバイポーラトランジスタ対からなる差動対回路と、前記基準電流をミラーした電流を出力する第２導電型のバイポーラトランジスタからなる第１カレントミラー回路と、該第１カレントミラー回路の出力電流をミラーした電流を出力する第１導電型のバイポーラトランジスタからなる第２カレントミラー回路と、前記第２カレントミラー回路の出力電流をミラーした電流を出力する第２導電型のバイポーラトランジスタからなる第３カレントミラー回路と、該第３カレントミラー回路の出力電流をミラーした電流を出力する第１導電のバイポーラトランジスタからなる第４カレントミラー回路と、前記基準電流をミラーした電流を出力する第２導電型のバイポーラトランジスタからなる第５カレントミラー回路と、該第５カレントミラー回路の出力電流から前記第４カレントミラー回路の出力電流を差し引いた電流をミラーした電流を出力する第１導電型のバイポーラトランジスタからなる第６カレントミラー回路と、前記第２カレントミラー回路の出力側と前記第３カレントミラー回路の入力側の間に挿入され前記差動対回路に入力する同相入力電圧により前記第２カレントミラー回路の出力側の電圧が前記第６カレントミラー回路の出力側の電圧と等しくなるよう制御する制御回路とを備え、
前記第６カレントミラー回路の出力電流を前記差動対回路のテール電流として供給する
ことを特徴とする演算増幅器。
請求項２に記載の演算増幅器において、
前記第１カレントミラー回路の出力電流をミラーした電流を出力する第１導電型のバイポーラトランジスタからなる第７カレントミラー回路を備え、該第７カレントミラー回路の出力電流が前記第３カレントミラー回路の入力側に供給されることを特徴とする演算増幅器。
基準電流を供給する基準電流源と、第１導電型のバイポーラトランジスタ対からなる差動対回路と、前記基準電流をミラーした電流を出力する第２導電型のバイポーラトランジスタからなる第１カレントミラー回路と、該第１カレントミラー回路の出力電流をミラーした電流を出力する第１導電型のバイポーラトランジスタからなる第２カレントミラー回路と、前記基準電流をミラーした電流を出力する第２導電型のバイポーラトランジスタからなる第５カレントミラー回路と、該第５カレントミラー回路の出力電流をミラーした電流を出力する第１導電型のバイポーラトランジスタからなる第６カレントミラー回路と、前記第２カレントミラー回路の出力側と前記第５カレントミラー回路の出力側の間に挿入され前記差動対回路に入力する同相入力電圧により前記第２カレントミラー回路の出力側の電圧が前記第６カレントミラー回路の出力側の電圧と等しくなるよう制御する制御回路と、前記第１カレントミラー回路の出力側にエミッタが接続され前記第２カレントミラー回路の入力側にコレクタが接続された第２導電型の第１７トランジスタと、前記第５カレントミラー回路の出力側にエミッタが接続され前記第６カレントミラー回路の入力側にコレクタが接続された第２導電型の第１８トランジスタと、前記第１７トランジスタ及び前記第１８トランジスタのベースに固定バイアスを与えるバイアス電源とを備え、該固定バイアスは前記差動対回路の同相入力電圧の範囲に対し前記制御回路と前記第５カレントミラー回路と前記第１７トランジスタ及び前記第１８トランジスタが動作する電圧とし、
前記第６カレントミラー回路の出力電流を前記差動対回路のテール電流として供給することを特徴とする演算増幅器。
請求項４に記載の演算増幅器において、
前記第１カレントミラー回路の出力電流をミラーした電流を前記第５カレントミラー回路の出力側に出力する第１導電型のバイポーラトランジスタからなる第７カレントミラー回路を備えることを特徴とする演算増幅器。
請求項３又は５に記載の演算増幅器において、
前記第５カレントミラー回路および前記第７カレントミラー回路のミラー比は、電源電圧の変動に応じて生じる前記基準電流の変動に対応して設定されることを特徴とする演算増幅器。