JP4560541B2 - 入力バイアス電流の相殺回路を有したバイポーラ差動入力段 - Google Patents

Description

本発明は、演算増幅器（オペアンプ）、比較器、計測増幅器等の分野に関し、詳しくはそのような回路中の入力バイアス電流を減少するように設計される回路に関する。

理想的には、オペアンプ、比較器または計測増幅器など、バイポーラ回路の入力段は、入力バイアス電流Ｉ_Ｂ、すなわち回路の入力端子で流入流出する電流量が、ゼロになることである。これは、Ｉ_Ｂが減少するにつれて、入力段の分解能が大きくなるからである。たとえば、フォトダイオードの出力電流Ｉ_Ｄが、フィードバック抵抗Ｒを有した反転増幅器として構成されたオペアンプによって、増幅されると仮定する。オペアンプの出力電圧Ｖ_ｏｕｔは、（Ｉ_Ｄ−Ｉ_Ｂ）／Ｒによって与えられ、すなわちオペアンプによって出力電圧に変換されるフォトダイオードの電流量は、オペアンプの入力バイアス電流の大きさだけ減少する。

バイポーラ入力段の入力バイアス電流Ｉ_Ｂは、ゼロでない。というのは、その段の入力が、差動ペアとして構成された、２つのバイポーラトランジスタのベースであるからである。各入力トランジスタのベース電流は、そのコレクタ電流Ｉ_Ｃおよびそのベータ値（β）によって決定される、すなわちＩ_Ｂ＝Ｉ_Ｃ／βである。Ｉ_Ｂを減少する一手法は、「スーパーベータ」トランジスタとして知られた、βが極めて大きい入力トランジスタを使用することである。しかし、スーパーベータの入力ペアを使用すると、著しくＩ_Ｂを減少することができるが、Ｉ_Ｂをなくすことはできず、そのように、入力バイアス電流および入力電流分解能は、やはり理想より低い。

図１に、他の手法を示す。ここでは、バイポーラ入力トランジスタＱ１およびＱ２が、差動入力ペアを形成する。Ｑ１およびＱ２の共通エミッタが、バイアス電流源１０に接続され、それらのコレクタが、それぞれのバイアス用トランジスタＱ３およびＱ４に結合される。「トラッキング」トランジスタＱ５が、Ｑ１とＱ３の間に直列に接続され、もう１つのトラッキングトランジスタＱ６が、Ｑ２とＱ４の間に直列に接続され、したがってＱ５およびＱ６のコレクタ・エミッタ回路が、それぞれＱ１およびＱ２のコレクタ電流を導通する。これは、Ｑ５およびＱ６のベース電流が、それぞれＱ１およびＱ２のそれらをトラッキングすることになる。ラテラルＰＮＰトランジスタＱ７およびＱ８が、Ｑ５およびＱ６のベース電流を、それぞれＱ１およびＱ２のベースにミラーリングするために接続される。理想的には、これらのミラーリングされた電流が、Ｑ１およびＱ２の入力バイアス電流を実際に相殺することである。しかし、ラテラルＰＮＰトランジスタのそれぞれのベースからの漏れ電流のため、Ｑ７およびＱ８のコレクタ電流は、Ｑ５およびＱ６のベース電流を正確にトラッキングしないことがあり、したがって、それらの関連する入力トランジスタのバイアス電流を正確に相殺しない恐れがある。

Ｄｏｂｋｉｎ他による米国特許第４，５７５，６８５号は、仮想的に漏れ電流のあるなしに影響されないトラッキングトランジスタを含んだ回路を使用することによって、上記に述べた漏れ電流の問題を解決するように、設計されている。トラッキングトランジスタのベース電流を入力トランジスタのそれと等しくするために、この特許は、入力トランジスタおよびトラッキングトランジスタのコレクタ・エミッタ電圧を等しくするスキームを使用している。しかし、使用されるスキームは、コレクタ・エミッタ電圧が等しくならず、その結果、相殺電流の正確さが不足することになる恐れがあるプロセス変動を受ける。

上記に述べた問題を解決し、入力バイアス電流をピコアンペアのレベルまで減少する、入力バイアス電流の相殺回路を有した、バイポーラ差動入力段が提供される。

本発明は、それらの入力ペアのベースがそれぞれの入力端子に接続され、それらのエミッタが共通エミッタノードで互いに接続されたバイポーラ差動入力段と、そのペアのトランジスタが、入力端子に加えられた差動入力信号に応答して、それぞれの出力電流を導通するように、共通エミッタノードに接続され、第１のバイアス電流を入力ペアに供給する第１の電流源とを含む。本発明は、バイポーラのトラッキングトランジスタ、およびトラッキングトランジスタに第２のバイアス電流を供給する第２の電流源も含む。入力段は、入力ペアおよびトラッキングトランジスタ中のコレクタ電流、および入力ペアおよびトラッキングトランジスタのコレクタ・エミッタ電圧が、実質的に互いに等しくなるように、構成される。これによって、トラッキングトランジスタのベース電流に、入力ペアのベース電流をトラッキングさせる。

入力バイアス電流は、ベース電流コピー回路を使用して相殺される。コピー回路は、トラッキングトランジスタ中のコレクタ電流を実質的に等しくさせるのに必要なトラッキングトランジスタのベース電流を生成し、ベース電流を複写して、第１および第２のバイアス電流の相殺電流を入力ペアのベースに供給する。トラッキングトランジスタのベース電流が、入力ペアのベース電流をトラッキングするので、バイアス電流の相殺電流は、入力ペアの入力バイアス電流に実質的に等しくなり、そのように入力段の入力バイアス電流を減少することになる。

ベース電流コピー回路は、ラテラルＰＮＰトランジスタによって実装され、そのトランジスタは、それぞれのコレクタが、トラッキングトランジスタおよび入力トランジスタのベースに接続され、トラッキングトランジスタのベース電流にほぼ等しい電流を入力ペアのベースに供給するように、バイアスされることが好ましい。そのように構成されたとき、入力ペアのベースに加えられる電流は、入力段の入力バイアス電流を実質的に減少する相殺電流として、働くことになる。

本発明のさらなる特徴および利点は、添付図面とともに行う以下の詳細な記述から、当業者に明らかになる。

図２に、本発明の基本原理を示す。バイポーラ差動入力ペアが、第１および第２のトランジスタＱ１およびＱ２を含み、それらは、それらのエミッタが共通エミッタノード２０に接続され、それらのベースがそれぞれの入力端子ＩＮ＋およびＩＮ−に接続される。Ｑ１およびＱ２が、ＩＮ＋およびＩＮ−に加えられる差動入力信号に応答して、それぞれの出力電流を導通するように、第１の電流源２２が、共通エミッタノード２０に接続され、バイアス電流をＱ１およびＱ２に供給する。

本発明は、Ｑ１およびＱ２の入力バイアス電流を減少するための回路を含む。この回路は、トラッキングトランジスタＱ３およびベース電流コピー回路２４を含む。電流源２６は、バイアス電流をＱ３へ供給する。

第１および第２の電流源は、第２の電流源２６がバイアス電流Ｉを供給し、第１の電流源２２がバイアス電流２＊Ｉを供給するように、構成される。したがって、ＩＮ＋およびＩＮ−が等しいとき、Ｑ１およびＱ２は、それぞれ電流Ｉ−Ｉ_Ｂを導通し、ここでＩ_Ｂは、Ｑ１およびＱ２のベース電流である。電流Ｉ_Ｂは、本発明が減少または相殺しようと企図する入力バイアス電流である。

トラッキングトランジスタＱ３も電流Ｉ−Ｉ_Ｂを導通するように、回路（図示せず）が、トラッキングトランジスタＱ３のコレクタへ電流を供給し、ここでＩ_Ｂは、Ｑ３のベース電流である。Ｑ１、Ｑ２およびＱ３のコレクタ・エミッタ電圧が、実質的に互いに等しいことを保証するように、入力段も構成される。Ｑ１からＱ３が等しいコレクタ電流および等しいコレクタ・エミッタ電圧を有した場合（ＩＮ＋≒ＩＮ−とき）、Ｑ３のベース電流は、Ｑ１およびＱ２のそれに実質的に等しくなる。

Ｑ３のベース電流は、そのコレクタ電流およびそのコレクタ・エミッタ電圧によって確定される。ベース電流コピー回路２４は、トラッキングトランジスタＱ３のコレクタ電流をＱ１およびＱ２のそれらに等しくするのに必要なベース電流Ｉ_ｔｒｋを、トラッキングトランジスタＱ３へ供給するように、構成される。コピー回路２４は、電流Ｉ_ｔｒｋを複写し、そのコピーを、Ｉ_{ｃｎｃｌ１}≒Ｉ_{ｃｎｃｌ２}≒Ｉ_ｔｒｋ≒Ｉ_Ｂとなるようにし、第１および第２のバイアス電流の相殺電流Ｉ_{ｃｎｃｌ１}、Ｉ_{ｃｎｃｌ２}として、それぞれＱ１およびＱ２のベースへ供給する。Ｑ１およびＱ２の入力バイアス電流に実質的に等しい相殺電流をＱ１およびＱ２のベースへ供給することによって、入力段の入力バイアス電流は、実質的に減少される。

Ｑ１からＱ３のコレクタ電流およびコレクタ・エミッタ電圧を実質的に等しくすることは、アーリー効果から生じることがある相殺電流の不正確さを減少し、Ｑ３のベース電流が、Ｑ１およびＱ２のそれらに、高度な正確さで等しくなることを保証する。これらの条件下で、Ｑ３のベース電流が、Ｑ１およびＱ２のベースにコピーされたとき、入力ペアの入力バイアス電流は、ピコアンペアのレベルまで低く減少させることができる。Ｑ１からＱ３は、スパーベータトランジスタであることが好ましく、それは、本来、特定のコレクタ電流のために必要なベース電流を減少し、したがって入力ペアの入力バイアス電流をさらに減少するように働く。最善の結果を得るために、Ｑ１からＱ３は、殊にエミッタサイズ、温度係数およびベータに関して、整合した特性を有すべきである。

入力ペアのコレクタ電流が等しくないとき、それらのベース電流は、やはり等しくないことに留意されたい。本バイアス電流相殺スキームが、入力デバイス両方へ等しい相殺電流を供給するので、したがって、入力ペアのコレクタ電流が等しくないとき、相殺電流がいくぶん不正確になる。

図３に、本発明の好ましい実施形態を示す。前記のように、Ｑ１およびＱ２が、バイポーラ差動入力ペアを形成し、それは、それぞれの入力端子ＩＮ＋およびＩＮ−に接続される。それらのエミッタが、共通エミッタノード３０に接続される。電流源３２が、Ｑ１およびＱ２へバイアス電流を供給するために、ノード３０に接続される。

Ｑ１およびＱ２のコレクタが、それぞれのカスコードトランジスタＱ４およびＱ５のエミッタに接続され、Ｑ４およびＱ５のベースが、ノード３４で互いに接続され、Ｑ４およびＱ５のコレクタが、電源電圧ＶＣＣに結合される（ＶＣＣへの接続は、図示せず）。そのように構成されたとき、カスコードトランジスタＱ４およびＱ５は、それぞれＱ１およびＱ２のコレクタ電流を導通する。

この実施形態では、トラッキングトランジスタＱ３が、電流源３２によってバイアスされるように、そのエミッタを共通エミッタノード３０に接続される。Ｑ６がＱ３のコレクタ電流を導通するように、Ｑ３のコレクタが、そのベースをノード３２に接続されたカスコードトランジスタＱ６のコレクタ・エミッタ回路に、接続される。

電流源３２は、共通エミッタノード３０へ３＊Ｉで示されるバイアス電流を供給するように構成され、電流源３６が、カスコードトランジスタＱ６のコレクタへ電流Ｉを供給するように構成される。そのように構成されたとき、ＩＮ＋≒ＩＮ−の場合に、Ｑ１、Ｑ２およびＱ３が、それぞれ実質的に等しい電流Ｉを導通する。

ベース電流コピー回路２４が、ラテラルＰＮＰトランジスタＱ７を用いて実装され、それは、第１のコレクタが、トラッキングトランジスタＱ３のベースに接続され、第２のコレクタが、Ｑ１のベースに接続され、第３のコレクタが、Ｑ２のベースに接続される。Ｑ７の第１のコレクタを経由してＱ３へ供給される電流が、その第２および第３のコレクタ上に複写されるように、Ｑ７は、その線形領域中で、すなわちそのエミッタ・ベースジャンクションが、順方向にバイアスされ、そのベース・コレクタジャンクションが、逆方向にバイアスされて動作するように、バイアスしなければならない。

図３に、上記で記述されたようにＱ７をバイアスする一方法を示す。Ｑ７のベースが、ノード３８に接続される。ＰＮＰトランジスタＱ８が、ノード３８と回路共通ポイント４０、すなわち通常、負電源（ＶＥＥ）の間に、そのコレクタ・エミッタ回路を接続される。電流源４２およびダイオード接続のＮＰＮトランジスタＱ９が、電源電圧ＶＣＣとノード３８の間に直列に接続される。Ｑ７のエミッタが、Ｑ６のコレクタに接続される。この構成から、Ｑ７のベースおよびエミッタにおける電圧が、そのエミッタ・ベースジャンクションを順方向にバイアスするような電圧であり、およびＱ７のベースおよびコレクタにおける電圧が、そのコレクタ・ベースジャンクションを逆方向にバイアスするような電圧であることが保証される。このことは、たとえ入力コモンモード電圧が変化した場合でも、当てはまっている。というのは、ノード３８は、入力コモンモード電圧とともに変化し、Ｑ６のコレクタは、フローティングで高インピーダンスのノードであるからである。

ダイオード接続のＱ９が存在することによっても、ノード３４が、Ｑ１からＱ３のベース・コレクタ電圧をゼロに等しいように保つような、入力コモンモード電圧よりベース・エミッタ電圧１つ分高いことが保証される。これにより、低ベース・コレクタ破壊電圧を有しがちなスーパーベータのデバイスを保護する。

上記に述べたように、ＩＮ＋≒ＩＮ−のとき、電流源３２および３６の構成から、Ｑ１、Ｑ２およびＱ３が、実質的に等しいコレクタ電流Ｉを有するようにされる。カスコードトランジスタＱ４、Ｑ５およびＱ６のベースが、ノード３４ですべて互いに接続されるので、Ｑ１からＱ３のコレクタは、等しい電圧、すなわちノード３４よりベース・エミッタジャンクション電圧１つ分低くなる。Ｑ１からＱ３のエミッタが、共通エミッタノード３０で互いに接続される。その結果、Ｑ１、Ｑ２およびＱ３のコレクタ・エミッタ電圧は、実質的に等しくなる。上記に述べたように、Ｑ１からＱ３のコレクタ電流およびコレクタ・エミッタ電圧を実質的に等しくすると、アーリー効果から生じることがあるはずの不正確さが減少され、Ｑ３のベース電流が、Ｑ１およびＱ２のそれらに、高度な正確さで等しくなることが保証される。

ラテラルＰＮＰトランジスタＱ７が、その第１のコレクタを介してトラッキングトランジスタＱ３へベース電流（Ｉ_ｔｒｋ）を供給するために、接続される。Ｑ７は、その第２および第３のコレクタを介して、電流Ｉ_ｔｒｋを、それぞれＱ１およびＱ２のベース（相殺電流Ｉ_{ｃｎｃｌ１}、Ｉ_{ｃｎｃｌ２}として）に複写する。Ｉ_ｔｒｋが、Ｑ１およびＱ２のベース電流に実質的に等しく、Ｉ_{ｃｎｃｌ１}≒Ｉ_{ｃｎｃｌ２}≒Ｉ_ｔｒｋであるので、Ｉ_{ｃｎｃｌ１}およびＩ_{ｃｎｃｌ２}は、それぞれＱ１およびＱ２の入力バイアス電流を実質的に減少させる。

図４に、本発明の好ましい実施形態のより詳細な回路図を示す。ここで、電流源３２は、ＮＰＮトランジスタＱ１０を用いエミッタ抵抗Ｒ１を有して実装され、Ｒ１は、単一抵抗、または好ましくは抵抗値が等しく並列に接続された３個の抵抗（Ｒ１ａ、Ｒ１ｂ、Ｒ１ｃ）を用いて実装することができる。電流源３６は、そのエミッタが抵抗Ｒ２を介して回路共通ポイント４０に結合されたトランジスタＱ１１を用いて実装されることが好ましく、Ｑ１１およびＱ１０のベースが、互いに接続されて、共通バイアス電圧Ｖ_Ｂに接続される。ダイオード接続のＮＰＮトランジスタＱ１２が、Ｑ１１のコレクタと、ダイオード接続のＰＮＰトランジスタＱ１３およびＰＮＰトランジスタＱ１４から製作される電流ミラーの間に、接続される。

抵抗Ｒ２の抵抗値は、好ましくはＲ１の抵抗値より３倍大きく（またはＲ１ａ＝Ｒ１ｂ＝Ｒ１ｃのとき、Ｒ１ａ、Ｒ１ｂおよびＲ１ｃの抵抗値に等しい）、Ｑ１１のエミッタサイズに対するＱ１０のエミッタサイズの比は、好ましくは３：１である。そのように構成されたとき、電流源３２は、３＊Ｉで示されるバイアス電流を供給し、Ｑ１１は、電流Ｉを導通する。Ｑ１１の電流Ｉは、Ｑ１３／Ｑ１４の電流ミラーによってＱ６のコレクタにミラーリングされ、それによって、ＩＮ＋≒ＩＮ−のとき、トラッキングトランジスタＱ３が、Ｑ１およびＱ２のコレクタ電流に等しいコレクタ電流Ｉを有することが保証される。

ここで、電流源４２が、Ｑ９とノード５０の間に接続された抵抗Ｒ３に置き換えられ、Ｑ１３およびＱ１４が、それぞれの抵抗Ｒ４およびＲ５を介してノード５０に接続される。ノード５０は、ＰＮＰトランジスタＱ１５を介して電源電圧ＶＣＣに接続される。Ｑ１５は、電流３＊Ｉを出力する電流源として働くように、バイアス電圧Ｖ_Ｂ２によってバイアスされる。それは、Ｑ１３／Ｑ１４の電流ミラーへ２＊Ｉを供給し、残りの電流（３Ｉ−２Ｉ＝Ｉ）は、Ｒ３に供給される。Ｒ３は、Ｑ１３／Ｑ１４の電流ミラーのために十分な無歪限界を確保するために、必要である。

Ｑ１５も、入力バイアス電流相殺回路をＶＣＣから減結合するように、働く。Ｑ１５のため、ノード５０における電圧は、入力コモンモード電圧とともに変化することができる。そのようには、相殺回路のデバイスのバイアスは、入力コモンモード電圧の変化とともに変化しない。ノード５０が、ＶＣＣに直接接続された場合、相殺スキームは、入力コモンモード電圧に依存することになるはずである。

図４に示すように構成されたとき、電圧ループが、Ｑ８およびＱ９のベース・エミッタジャンクション、Ｒ３、Ｒ４、ならびにＱ１３およびＱ１２のベース・エミッタジャンクションを介して、Ｑ１０のコレクタとＱ１１のコレクタの間に、形成される。このループは、Ｑ１０およびＱ１１のコレクタ電圧をほぼ等しくし、それらが、変化する入力コモンモード電圧と等しく変化することを可能にする。たとえば、入力コモンモード電圧が減少した場合、電圧ループによって、Ｑ１０とＱ１１の両端間のコレクタ・エミッタ電圧が同量だけ減少し、それらのコレクタ電流も同様に同じ量だけ減少することが保証される。したがって、入力コモンモード電圧の変化に対して、それらのコレクタ電流間の３：１の比が一定に保たれ、それによって、入力コモンモード電圧が変化したとき、アーリー効果から生じる相殺電流エラーが、導入されないように防止される。

トランジスタＱ１２は、Ｑ１１のコレクタ電圧が、Ｑ１０のコレクタ電圧にほぼ等しくなることを可能にする。これは、次の関係、Ｖ_{ｂｅ（Ｑ８）}＋Ｖ_{ｂｅ（Ｑ９）}＋Ｉ＊Ｒ３＝Ｉ＊Ｒ４＋Ｖ_{ｂｅ（Ｑ１３）}＋Ｖ_{ｂｅ（Ｑ１２）}を実現することによって、達成される。Ｑ１２が省略された場合、Ｑ１１のコレクタ電圧は、Ｑ１０のそれとは異なることになり、それは、Ｑ１からＱ３のコレクタ電流の整合エラーとして、現れることになるはずである。Ｑ１２を含めると、トリム前に、入力バイアス電流を相殺する際の系統的誤差が減少する。

ミラーのトランジスタＱ１３は、そのコレクタとベースの間に接続された抵抗Ｒ６を含むことが好ましい。これは、ミラーのトランジスタＱ１４をオーバードライブし、それによって、Ｑ６のコレクタ電流から転送されたＱ７のエミッタ電流（したがってＱ３）を補償するように働く。

本入力段および入力バイアス電流相殺回路は、バイポーラ差動入力段を使用する多数の用途に、使用することができる。そのような用途の例には、オペアンプ、比較器および計測増幅器が含まれる。

本明細書に述べたように構成されたとき（Ｑ１からＱ３としてスパーベータトランジスタの使用を含む）、入力バイアス電流の著しい低減を達成することができる、すなわち通常のベース電流、約１５μＡが、約０．３μＡ／βまで減少され、ここで、βは、入力ペアおよびトラッキングトランジスタのβ値である。たとえば、Ｑ１、Ｑ２およびＱ３がそれぞれ、βが３０００のスパーベータトランジスタである場合、入力段の入力バイアス電流は、約１００ｐＡまで減少されることになる。これは、入力段の入力電流分解能を大いに改良し、それは、フォトダイオードが発生する電流などの微小な入力電流に結合されたとき、殊に有利であることができる。この改良は、最終の抵抗トリム工程を実施する必要性をなくして、達成される。さらなる入力バイアス電流の低減は、図４の抵抗Ｒ４および／またはＲ５の抵抗値をトリムするトリム工程を追加して、達成することができ、それは、トラッキングトランジスタＱ３を流れる電流量を調整する。Ｒ４またはＲ５のどちらをトリムするかに応じて、Ｑ３の電流を増加または減少することができることに、留意されたい。

本発明の具体的な実施形態が、示され述べられたが、当業者は、多数の変形形態および代替形態を思い付くはずである。したがって、請求項の用語だけで本発明が限定されると企図する。

既知のバイポーラ入力段および入力バイアス電流相殺スキームの概略回路図である。 本発明による、入力バイアス電流の相殺回路を含んだバイポーラ差動入力段の基本原理を示すブロック／概略回路図である。 本発明の好ましい実施形態の概略回路図である。 本発明による好ましい実施形態のより詳細な回路図である。

Claims (9)

1. 入力バイアス電流相殺回路を含んだバイポーラ差動入力段において、
   それらのベースがそれぞれ第１および第２の入力端子に接続され、それらのエミッタが共通エミッタノードで互いに接続された、第１および第２のバイポーラ入力トランジスタ（Ｑ１、Ｑ２）であって、前記第１および第２のトランジスタが、前記第１および第２の入力端子へ加えられた差動入力信号に応答して、それぞれの出力電流を導通するようにバイアスされる、第１および第２のバイポーラ入力トランジスタ（Ｑ１、Ｑ２）と、
   前記第１および第２の出力電流を導通するように、前記第１の電源電圧と前記第１および第２の入力トランジスタの間にそれぞれ直列に接続された、第１および第２のバイポーラのカスコードトランジスタ（Ｑ４、Ｑ５）であって、前記第１および第２のカスコードトランジスタの前記ベースが、第２のノードで互いに接続される、第１および第２のバイポーラのカスコードトランジスタ（Ｑ４、Ｑ５）と、
   そのエミッタが前記共通エミッタノードに接続された、バイポーラのトラッキングトランジスタ（Ｑ３）と、
   前記共通エミッタノードに接続され、前記共通エミッタノードで第１のバイアス電流Ｉ_{ｂｉａｓ１}を供給するように構成される、第１の電流源と、
   そのベースが前記第２のノードに接続され、そのコレクタ・エミッタ回路が第２の電流源と前記トラッキングトランジスタのコレクタ・エミッタ回路との間に直列に接続された、第３のカスコードトランジスタ（Ｑ６）であって、前記第３のカスコードトランジスタおよび前記トラッキングトランジスタが、Ｉ_{ｂｉａｓ１}／３で示される電流を導通するように、前記第１および第２の入力端子における電圧が互いに等しいときに前記第１および第２の入力トランジスタおよび前記トラッキングトランジスタ中の前記コレクタ電流、ならびにそれらの両端間の前記コレクタ・エミッタ電圧が、実質的に互いに等しくなるように、前記第２の電流源が、構成される、第３のカスコードトランジスタ（Ｑ６）と、
   Ｉ_{ｂｉａｓ１}／３を導通するように前記トラッキングトランジスタへ、ベース電流Ｉ_ｔｒｋを供給するように構成され、且つ第１および第２のバイアス電流相殺電流Ｉ_{ｃｎｃｌ１}、Ｉ_{ｃｎｃｌ２}を、それぞれ前記第１および第２の入力トランジスタの前記ベースに供給し、Ｉ_{ｃｎｃｌ１}≒Ｉ_{ｃｎｃｌ２}≒Ｉ_ｔｒｋになるようにし、それによって前記入力段の入力バイアス電流が減少されるように、コピー回路がさらに構成されたベース電流コピー回路と、
   を含み、
   前記ベース電流コピー回路が、第１、第２および第３のコレクタを有したラテラルＰＮＰトランジスタ（Ｑ７）を含み、前記ラテラルＰＮＰトランジスタは、その第１のコレクタが、前記トラッキングトランジスタの前記ベースに接続されて、Ｉ _ｔｒｋ を供給し、その第２および第３のコレクタが、前記第１および第２の入力トランジスタの前記ベースに接続されて、それぞれＩ _{ｃｎｃｌ１} およびＩ _{ｃｎｃｌ２} を導通しており、そのエミッタが、前記第３のカスコードトランジスタの前記コレクタに接続され、
   前記入力段が、関連するコモンモード入力電圧範囲を有しており、前記ラテラルＰＮＰトランジスタは、そのエミッタ・ベースジャンクションが、順方向にバイアスされ、そのベース・コレクタジャンクションが、逆方向にバイアスされて、前記ラテラルＰＮＰトランジスタが、前記コモンモード入力電圧範囲にわたって、その線形領域中で動作するように接続される、
   バイポーラ差動入力段。
2. そのベースが前記共通エミッタノードに接続され、そのコレクタが第２の電源電圧に結合され、そのエミッタが第３のノードに接続されたＰＮＰトランジスタ（Ｑ８）と、
   そのベース／コレクタが、前記第２のノードおよび前記第１の電源電圧に結合された電流源４２に接続され、そのエミッタが前記第３のノードに接続された、ダイオード結合のＮＰＮトランジスタ（Ｑ９）とをさらに含み、
   前記ラテラルＰＮＰトランジスタの前記ベースが、前記第３のノードに接続される、
   請求項１に記載の入力段。
3. 前記第１の電流源が、第１の電流源トランジスタ（Ｑ１０）を含み、その第１の電流源トランジスタ（Ｑ１０）は、そのコレクタが前記共通エミッタノードに接続され、そのエミッタが第２の電源電圧に結合され、そのベースがバイアス電圧Ｖ_Ｂに接続されており、
   前記第２の電流源は、
   そのエミッタが前記第２の電源電圧に結合され、そのベースがＶ_Ｂに接続された第２の電流源トランジスタ（Ｑ１１）であって、前記第２の電流源トランジスタが、Ｉ_{ｂｉａｓ１}／３を導通するように、前記第１および第２の電流源が、構成される、該第２の電流源トランジスタ（Ｑ１１）と、
   前記第３のカスコードトランジスタの前記コレクタへ、前記第２の電流源トランジスタが導通した前記電流をミラーリングするために接続された、電流ミラー（Ｑ１３／Ｑ１４）とを含む、請求項１に記載の入力段。
4. 前記第１の電流源トランジスタが、第１の抵抗を介して前記第２の電源電圧に結合され、前記第２の電流源トランジスタが、第２の抵抗を介して前記第２の電源電圧に結合され、前記第１の抵抗値が、前記第２の抵抗値のほぼ１／３に等しいようになされ、前記第１の電流源トランジスタの前記エミッタサイズと前記第２の電流源トランジスタの前記エミッタサイズの間の前記比が、約３：１になるようになされる、請求項３に記載の入力段。
5. 前記入力段のコモンモード入力電圧が変化したとき、そうでなければ生じるはずの、アーリー効果によって誘導されるエラーが減少され、かつ、前記第１の電流源トランジスタのコレクタ電圧が、前記第２の電流源トランジスタのコレクタ電圧とほぼ等しくなるように、前記入力段が、前記第１の電流源トランジスタの前記コレクタと前記第２の電流源トランジスタの前記コレクタの間に、電圧ループを形成する、請求項３に記載の入力段。
6. 前記電流ミラーが、ダイオード接続のＰＮＰ入力トランジスタ（Ｑ１３）およびＰＮＰ出力トランジスタ（Ｑ１４）を含み、前記ミラーのトランジスタの前記エミッタが、それぞれの抵抗（Ｒ４／Ｒ５）を介して第４のノードに接続され、ＰＮＰトランジスタ（Ｑ１５）がＩ_{ｂｉａｓ１}にほぼ等しい電流を前記第４のノードへ供給する様に、そのベースでバイアス電圧を受け取るＰＮＰトランジスタ（Ｑ１５）のコレクタ・エミッタ回路を介して前記第４のノードが前記第１の電源電圧に結合される、請求項３に記載の入力段。
7. そのベースが前記共通エミッタノードに接続され、そのコレクタが前記第２の電源電圧に接続され、そのエミッタが前記第３のノードに接続されたＰＮＰトランジスタ（Ｑ８）と、
   そのベース／コレクタが前記第２のノードおよび抵抗（Ｒ３）に接続され、Ｒ３の他方側が前記第４のノードに接続され、そのエミッタが前記第３のノードに接続されたダイオード接続のＮＰＮトランジスタ（Ｑ９）とをさらに含み、
   前記ラテラルＰＮＰのベースが、前記第３のノードに接続され、そのエミッタが前記第３のカスコードトランジスタの前記コレクタに接続されており、
   前記第２の電流源が、前記電流ミラーと前記第２の電流源トランジスタの間に接続されたダイオード接続のＮＰＮトランジスタ（Ｑ１２）をさらに含み、それによって、前記入力段のコモンモード入力電圧が変化したとき、そうでなければ生じるはずの、アーリー効果によって誘導されるエラーが減少されるように、前記入力段が、Ｑ８の前記ベース・エミッタジャンクション、Ｑ９の前記ベース・エミッタジャンクション、Ｒ３、Ｒ４、Ｑ１３の前記ベース・エミッタジャンクション、ならびにＱ１２の前記ベース・エミッタジャンクションを介して、前記第１の電流源トランジスタの前記コレクタと前記第２の電流源トランジスタの前記コレクタの間に、電圧ループを形成する、請求項６に記載の入力段。
8. Ｖ_{ｂｅ（Ｑ８）}＋Ｖ_{ｂｅ（Ｑ９）}＋Ｉ＊Ｒ３＝Ｉ＊Ｒ４＋Ｖ_{ｂｅ（Ｑ１３）}＋Ｖ_{ｂｅ（Ｑ１２）}となるように、前記第１の電流源トランジスタの前記コレクタ電圧が、前記第２の電流源トランジスタの前記コレクタ電圧にほぼ等しくなるように、前記入力段が構成される、請求項７に記載の入力段。
9. Ｑ１３が、ミラーのトランジスタＱ１４をオーバードライブして、前記第３のカスコードトランジスタの前記コレクタから転送された、前記ラテラルＰＮＰトランジスタの前記エミッタ電流を補償するように、Ｑ１３の前記コレクタとベースの間に接続された抵抗をさらに含む、請求項７に記載の入力段。

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