JP4749368B2 - 差動増幅回路 - Google Patents

Description

本発明は、入力ベース電流の低減を図るべース電流補償回路を付加した差動増幅回路に関するものである。

従来技術について、図４を用いて説明する。図４は従来より知られているベース電流補償回路付きの差動増幅回路の回路図である。この差動増幅回路は、ＮＰＮトランジスタＱ１〜Ｑ４、負荷抵抗Ｒ１，Ｒ２、電流源Ｉ１、カレントミラー回路Ｃ１，Ｃ２からなる。トランジスタＱ１，Ｑ２はエミッタ結合された差動増幅回路の入力段を形成し、トランジスタＱ３，Ｑ４は、トランジスタＱ１，Ｑ２のバイアス電流をモニターするために配置されている。カレントミラー回路Ｃ１，Ｃ２がベース電流補償回路を構成する。

差動増幅回路の対称性より、半回路（トランジスタＱ１，Ｑ３側）にて考える。トランジスタＱ１，Ｑ３の各々のコレクタ電流、ベース電流、エミッタ電流を、Ｉｃ１、Ｉｃ３、Ｉｂ１、Ｉｂ３、Ｉｅ１とする。定電流源Ｉ１により、Ｉｃ３＝Ｉなるバイアス電流に設定されている。トランジスタＱ１とＱ３について、各々のβは等しいものとすると、各々の動作電流は下記のようになっている。
Ｉｃ３＝Ｉ (1)
Ｉｂ３＝Ｉ／β (2)
Ｉｃ１＝Ｉｂ３＋Ｉｃ３
＝Ｉ／β＋Ｉ (3)
Ｉｂ１＝Ｉｃ１／β
＝Ｉ／β^２＋Ｉ／β (4)
Ｉｅ１＝Ｉｂ１＋Ｉｃ１
＝Ｉ／β^２＋２Ｉ／β＋Ｉ (5)
なお、定電流源Ｉ１は、
Ｉ１＝２Ｉｅ１
＝２Ｉ／β^２＋４Ｉ／β＋２Ｉ
となっている。

Ｉｂ３はカレントミラー回路Ｃ１によってミラーされ、カレントミラー回路Ｃ１は出力電流Ｉｍｏ＝Ｉ／βを出力し、Ｉｂ１に加算される。よって、入力端子ＩＮ１から見たベース電流Ｉｂは、
Ｉｂ＝−Ｉｂ１＋Ｉｍｏ
＝−Ｉ／β^２−Ｉ／β＋Ｉ／β
＝−Ｉ／β^２
となる。絶対値は、
｜Ｉｂ｜＝Ｉ／β^２ (6)
となる。

バイアス電流Ｉｂの補償回路無しの状態、つまり、トランジスタＱ１，Ｑ２を単独で使用した（トランジスタＱ３，Ｑ４を使用しない）場合のベース電流は、(2)式のＩ／βと等しいと考えることが出来るので、バイアス電流Ｉｂの補償回路によりキャンセルされた入力バイアス電流をΔＩｂとすると、
ΔＩｂ＝Ｉ／β−Ｉ／β^２
＝Ｉ／β（１−１／β）
≒Ｉ／β （∵β＞＞１）
となり、入力バイアス電流はΔＩｂ＝Ｉ／βだけキャンセルされる事が分かる。ベース電流補償回路付きの差動増幅回路としては特許文献１の図２に、ベース電流補償回路付きの増幅回路としては特許文献２の図６に、それぞれ記載がある。
特開平０８−０５１３２３号公報 特開２００２−９４３３７号公報

以上が、従来技術によるベース電流補償の動作原理であるが、今回課題として取り上げるのは、従来技術では(6)式より、｜Ｉｂ｜＝Ｉ／β^２がキャンセルされずに残ってしまうという点である。つまり、｜Ｉｂ｜＝Ｉ／β^２は、従来回路では完全にキャンセルされずに発生してしまう誤差電流であると言える。

ベース電流補償回路を用いる目的から考えて、本誤差電流が望ましくない存在である事は自明である。本誤差電流が許容されないような用途、例えば高精度の演算増幅回路の入力段での用途等では、本誤差電流の影響を少しでも低減するために、βが十分に大きいトランジスタを用いたり、カレントミラー回路Ｃ１，Ｃ２の入出力電流の比を微調整する、等の方法を用いる必要があった。従来の方法ではβが十分に大きい場合については有効であるが、現実の半導体集積回路ではβは有限の値であり、条件や目的によっては、誤差電流｜Ｉｂ｜＝Ｉ／β^２が無視できなくなってくる。

例えば、高精度の演算増幅器に利用される事を想定して、代表的な数値例としてβ＝１００、Ｉ＝１０μＡとすると、
｜Ｉｂ｜＝Ｉ／β^２＝１０μＡ／１００^２＝１ｎＡ
となる。入力バイアス電流１ｎＡという値は、通常のバイポーラトランジスタを使用した高精度の演算増幅器としては、どうにか許容される数値ではある。しかし、トランジスタのβがさらに低い場合や、半導体プロセスにおけるβのばらつき、また、低雑音特性や高スルーレート特性を得るために動作電流Ｉを増やした場合等を考えると、Ｉｂの値はもっと大きく成り得るため、設計マージンを考えると、問題となるレベルの値である。

他方、カレントミラー回路Ｃ１，Ｃ２の入出力電流の比を微調整する方法については、非常に細かな微調整が不可欠なため、薄膜抵抗リニアトリミング等の特殊技術が必要となる。これには、まず第１に薄膜抵抗が使えるウェハプロセスを必要としており、それが使えないウェハプロセスでは、当然の事ながら利用できない方法である。第２に、仮に薄膜抵抗プロセスが使えたとしても、リニアトリミング用の高価なレーザートリミング装置が必要である点や、トリミング工程追加によるウェハテスト時間の延長等の課題があり、製造コスト上昇の点から考えても好ましくない。従来の技術は以上説明したような課題を抱えていた。

本発明の目的は、従来のベース電流補償回路に存在した誤差電流を無調整で低減できるようにしたベース電流補償回路付きの差動増幅回路を提供することである。

上記目的を達成するために、請求項１にかかる発明の差動増幅回路は、ベースが第１の入力端子に接続されエミッタが第１の電流源を介して第２の電源に接続された第１のトランジスタと、ベースが第２の入力端子に接続されエミッタが前記第１の電流源を介して前記第２の電源に接続された第２のトランジスタと、エミッタが前記第１のトランジスタのコレクタに接続されコレクタが第１の負荷抵抗を介して第１の電源に接続された第３のトランジスタと、エミッタが前記第２のトランジスタのコレクタに接続されコレクタが第２の負荷抵抗を介して前記第１の電源に接続された第４のトランジスタと、入力側が前記第３のトランジスタのベースに接続され出力側が前記第１の入力端子に接続された第１のカレントミラー回路と、入力側が前記第４のトランジスタのベースに接続され出力側が前記第２の入力端子に接続された第２のカレントミラー回路とを備え、前記第３のトランジスタのコレクタを第１の出力端子とし、前記第４のトランジスタのコレクタを第２の出力端子とし、且つ、前記第１、第２、第３および第４のトランジスタを同一極性とした差動増幅回路において、前記第３のトランジスタのベースと前記第２の電源との間に接続した第２の電流源と、前記第４のトランジスタのベースと前記第２の電源との間に接続した第３の電流源とを設け、前記第１、第２、第３および第４のトランジスタの電流増幅率をβ、前記第３および第４のトランジスタのコレクタ電流をＩとするとき、前記第２および第３の電流源の電流値をＩ／β^２に設定しことを特徴とする。
請求項２にかかる発明は、請求項１に記載の差動増幅回路において、前記第２および第３の電流源の組み合わせ回路を、ベースが前記第３のトランジスタのベースに接続されコレクタが前記第１の電源に接続された第５のトランジスタと、ベースが前記第４のトランジスタのベースに接続されコレクタが前記第１の電源に接続された第６のトランジスタと、ベースが前記第５および第６のエミッタに接続されコレクタが前記第１の電源に接続された第７のトランジスタと、該第７のトランジスタのエミッタと前記第２の電源との間に接続さらた第４の電流源とから構成し、前記第５、第６および第７のトランジスタの電流増幅率をβとし、前記第４の電流源の電流値を前記第１の電流源の電流値に合わせ、且つ前記第５、第６および第７のトランジスタを前記第１、第２、第３および第４のトランジスタと同一極性としたことを特徴とする。

本発明によれば、従来のベース電流補償回路に存在した誤差電流を無調整で低減することが出来、より高精度で理想的なベース電流補償回路付きの差動増幅回路を実現できる。

＜第１の実施例＞
図１は本発明の実施例の差動増幅回路の回路図であり、本発明の原理構成を示す図である。この差動増幅回路は、ＮＰＮトランジスタＱ１〜Ｑ４、負荷抵抗Ｒ１，Ｒ２、電流源Ｉ１〜Ｉ３、カレントミラー回路Ｃ１，Ｃ２からなる。トランジスタＱ１，Ｑ２はエミッタ結合された差動増幅回路の入力段を形成し、トランジスタＱ３，Ｑ４は、トランジスタＱ１，Ｑ２のバイアス電流をモニターするために配置されている。カレントミラー回路Ｃ１，Ｃ２はベース電流補償回路を構成する。電流源Ｉ２，Ｉ３は誤差補償用である。

差動増幅回路の対称性より、半回路（トランジスタＱ１，Ｑ３側）にて考える。各トランジスタＱ１，Ｑ３の各々のコレクタ電流、ベース電流、エミッタ電流Ｉｃ１、Ｉｃ３、Ｉｂ１、Ｉｂ３、Ｉｅ１は、前記した(1)〜(5)式から、以下のようになっている。

Ｉｃ３＝Ｉ
Ｉｂ３＝Ｉ／β
Ｉｃ１＝Ｉ／β＋Ｉ
Ｉｂ１＝Ｉ／β^２＋Ｉ／β
Ｉｅ１＝Ｉ／β^２＋２Ｉ／β＋Ｉ

誤差補償用電流源Ｉ２，Ｉ３が、トランジスタＱ３，Ｑ４のベースとＧＮＤ間に接続されており、以下の値に調整されている。
Ｉ２＝Ｉ３＝Ｉ／β^２
カレントミラー回路Ｃ１への入力電流は誤差補償電流源Ｉ２とＩｂ３の和である。ゆえに、カレントミラー回路Ｃ１からの出力電流Ｉｍｏは、
Ｉｍｏ＝Ｉ２＋Ｉｂ３
＝Ｉ／β^２＋Ｉ／β
となる。

このようにカレントミラー回路Ｃ１からの出力電流Ｉｍｏは、Ｉｂ１に加算される。最終的に、入力端子ＩＮ１から見たバイアス電流Ｉｂは、
Ｉｂ＝−Ｉｂ１＋Ｉｍｏ
＝−Ｉ／β^２−Ｉ／β＋Ｉ／β^２＋Ｉ／β
＝０
となり、従来技術で発生していた誤差電流｜Ｉｂ｜＝Ｉ／β^２を、誤差補償電流源Ｉ２の電流Ｉ２＝Ｉ／β^２によりキャンセルする事が出来る。トランジスタＱ２，Ｑ４の側についても同様である。

＜第２の実施例＞
図２は図１の誤差補償用電流源Ｉ２，Ｉ３をより具体的な素子、すなわち、ＮＰＮトランジスタＱ５，Ｑ６，Ｑ７、電流源Ｉ４で構成したものである。重要なのは、電流源Ｉ４の電流Ｉ４を、電流源Ｉ１の電流Ｉ１と同じ値に設定することである。ここでは、
Ｉ４＝Ｉ１＝２Ｉ／β^２＋４Ｉ／β＋２Ｉ
となっている。

これにより、トランジスタＱ５，Ｑ６，Ｑ７のベース電流、コレクタ電流、エミッタ電流Ｉｂ５，Ｉｂ６，Ｉｂ７、Ｉｃ５，Ｉｃ６，Ｉｃ７、Ｉｅ５，Ｉｅ６，Ｉｅ７は、以下のように定まる。
Ｉｂ５＝Ｉｂ６
＝Ｉ／β^２
Ｉｃ５＝Ｉｃ６
＝Ｉ／β
Ｉｅ５＝Ｉｅ６
＝Ｉ／β^２＋Ｉ／β
Ｉｂ７＝Ｉｅ５＋Ｉｅ６
＝２Ｉ／β^２＋２Ｉ／β
Ｉｃ７＝２Ｉ／β＋２Ｉ
Ｉｅ７＝Ｉｂ７＋Ｉｃ７
＝２Ｉ／β^２＋４Ｉ／β＋２Ｉ
＝Ｉ４

Ｉｂ５が誤差補償用電流Ｉ２に相当し、Ｉｂ６が誤差補償用電流Ｉ３に相当する。つまり、つまり、本回路構成を用いて、Ｉ１＝Ｉ４と設定するだけで、自動的に誤差電流Ｉ／β^２がキャンセルされる構成となっている事が分かる。

＜第３の実施例＞
図３は本発明の第３の実施例の差動増幅回路の回路図である。ここでは、図２のカレントミラー回路Ｃ１，Ｃ２を実際のＰＮＰトランジスタで置き換えた上に、トランジスタの動作点を揃えて、より精度を高める回路を追加した、より実使用に近い例である。

ＰＮＰトランジスタＱ８，Ｑ９，Ｑ１０，Ｑ１１はカレントミラー回路Ｃ１を構成し、ＰＮＰトランジスタＱ１２，Ｑ１３，Ｑ１４，Ｑ１５はカレントミラー回路Ｃ２を構成する。ＰＮＰトランジスタＱ１９、ダイオードＤ１，Ｄ２，Ｄ３、及びＮＰＮトランジスタＱ１６，Ｑ１７は、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４の動作点（Ｖｃｅ電圧）が、演算増幅回路の入力電圧によって変わらないようにするための回路で、高精度の演算増幅器によく用いられる、ブートストラップバイアスと呼ばれる回路である。ダイオードＤ４とＮＰＮトランジスタＱ１８は、上記ブートストラップバイアス回路と同様な動作原理で、トランジスタＱ５，Ｑ６，Ｑ７の動作点を一定にする為の回路である。電流源Ｉ５は、ブートストラップバイアス回路用のバイアス電流源である。図３の差動増幅回路の動作原理は図２の回路と全く同様である。一方、図３から本発明による誤差補償用電流源Ｉ２，Ｉ３の部分を取り除き、従来技術のみで構成した例を図５に示す。

数値例として、以下の回路定数を用いて、図３と図５の回路でシミュレーションにて入力バイアス電流Ｉｂを比較した結果を図６に示す。なお、出力端子ＯＵＴ１，ＯＵＴ２には、通常、高利得かつ高入力インピーダンスの差動増幅回路が後段回路として接続されるが、本シミュレーションでは入力バイアス電流を知ることが目的であるため、出力端子ＯＵＴ１，ＯＵＴ２に接続される後段回路は全て理想状態であるという仮定の下に、出力端子ＯＵＴ１，ＯＵＴ２は開放としてある。

ＶＣＣ＝３０Ｖ
ＩＮ１＝ＩＮ２＝１５Ｖ（中点バイアス）
Ｒ１＝Ｒ２＝１０ｋΩ
Ｉ１＝Ｉ４＝２０μＡ
Ｉ５＝５０μＡ
β＝１００ or ５０（ＰＮＰトランジスタはβ＝１００で固定）

図６より、図５の従来技術では(6)式で示されたほぼ｜Ｉｂ｜＝Ｉ／β^２の誤差電流が発生している事が分かる。特に、βが低めにばらついた場合を想定したβ＝５０の条件では、誤差電流は４．３ｎＡにもなっており、これでは高精度の演算増幅器には許容できるレベルではない。これに対して、本発明を用いた場合の図３の回路では、たとえβが変わった場合であっても、常に無調整で｜Ｉｂ｜＝Ｉ／β^２がキャンセルされ、理想的なベース電流補償が成される事が示されており、本発明の有効性が分かる。このように、本発明では、従来技術と比較して、無調整で、より高精度で理想的なベース電流補償回路付きの差動増幅回路を実現できる。特に高精度の演算増幅器への利用が期待できる。

なお、以上説明した差動増幅回路において、電源を逆極性にしたときは、ＮＰＮトランジスタはＰＮＰトランジスタに置き換え、ＰＮＰトランジスタはＮＰＮトランジスタに置き換えればよい。

本発明の第１の実施例の差動増幅回路の回路図である。 図１の差動増幅回路の電流源Ｉ２，Ｉ３部分を具体化した第２の実施例の差動増幅回路の回路図である。 図３の差動増幅回路の全体を具体化した第３の実施例の差動増幅回路の回路図である。 従来の差動増幅回路の回路図である。 図４の従来の差動増幅回路を図３の回路と同様に具体化した回路図である。 図３と図５の差動増幅回路のシミュレーション結果の説明図である。

Claims (2)

1. ベースが第１の入力端子に接続されエミッタが第１の電流源を介して第２の電源に接続された第１のトランジスタと、ベースが第２の入力端子に接続されエミッタが前記第１の電流源を介して前記第２の電源に接続された第２のトランジスタと、エミッタが前記第１のトランジスタのコレクタに接続されコレクタが第１の負荷抵抗を介して第１の電源に接続された第３のトランジスタと、エミッタが前記第２のトランジスタのコレクタに接続されコレクタが第２の負荷抵抗を介して前記第１の電源に接続された第４のトランジスタと、入力側が前記第３のトランジスタのベースに接続され出力側が前記第１の入力端子に接続された第１のカレントミラー回路と、入力側が前記第４のトランジスタのベースに接続され出力側が前記第２の入力端子に接続された第２のカレントミラー回路とを備え、前記第３のトランジスタのコレクタを第１の出力端子とし、前記第４のトランジスタのコレクタを第２の出力端子とし、且つ、前記第１、第２、第３および第４のトランジスタを同一極性とした差動増幅回路において、
   前記第３のトランジスタのベースと前記第２の電源との間に接続した第２の電流源と、前記第４のトランジスタのベースと前記第２の電源との間に接続した第３の電流源とを設け、前記第１、第２、第３および第４のトランジスタの電流増幅率をβ、前記第３および第４のトランジスタのコレクタ電流をＩとするとき、前記第２および第３の電流源の電流値をＩ／β^２に設定しことを特徴とする差動増幅回路。
2. 請求項１に記載の差動増幅回路において、前記第２および第３の電流源の組み合わせ回路を、
   ベースが前記第３のトランジスタのベースに接続されコレクタが前記第１の電源に接続された第５のトランジスタと、ベースが前記第４のトランジスタのベースに接続されコレクタが前記第１の電源に接続された第６のトランジスタと、ベースが前記第５および第６のエミッタに接続されコレクタが前記第１の電源に接続された第７のトランジスタと、該第７のトランジスタのエミッタと前記第２の電源との間に接続さらた第４の電流源とから構成し、前記第５、第６および第７のトランジスタの電流増幅率をβとし、前記第４の電流源の電流値を前記第１の電流源の電流値に合わせ、且つ前記第５、第６および第７のトランジスタを前記第１、第２、第３および第４のトランジスタと同一極性としたことを特徴とする差動増幅回路。

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