JPH0851324A - バッファアンプ - Google Patents
バッファアンプInfo
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- JPH0851324A JPH0851324A JP6182682A JP18268294A JPH0851324A JP H0851324 A JPH0851324 A JP H0851324A JP 6182682 A JP6182682 A JP 6182682A JP 18268294 A JP18268294 A JP 18268294A JP H0851324 A JPH0851324 A JP H0851324A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/56—Modifications of input or output impedances, not otherwise provided for
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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Abstract
(57)【要約】
【目的】安定した高入力抵抗のバッファアンプを実現す
る。 【構成】トランジスタ１ａ，１ｂは、トランジスタ２
ａ，２ｂをエミッタ負荷抵抗として差動型増幅回路を形
成する。トランジスタ３ａ，３ｂは、コレクタをトラン
ジスタ１ａ，１ｂのベースに接続し、エミッタを出力部
１４のトランジスタ８ｂのコレクタに接続して帰還回路
を形成する。また、トランジスタ３ａ，３ｂのベースに
は、コレクタ電流が流れないようにバイアス端子１０６
からバイアスが与える。トランジスタ４ａ，４ｂは、ト
ランジスタ５ａ，５ｂと抵抗Ｒ１，Ｒ２とをエミッタ負
荷抵抗とする高入力抵抗のエミッタフォロワー回路を形
成する。トランジスタ６ａ，６ｂは、コレクタにトラン
ジスタ８ａ，８ｂからなるカレントミラー回路を有し、
エミッタにトランジスタ７ａ，７ｂと抵抗Ｒ４，Ｒ５と
からなるエミッタ負荷抵抗を有して差動型増幅回路を形
成する。
る。 【構成】トランジスタ１ａ，１ｂは、トランジスタ２
ａ，２ｂをエミッタ負荷抵抗として差動型増幅回路を形
成する。トランジスタ３ａ，３ｂは、コレクタをトラン
ジスタ１ａ，１ｂのベースに接続し、エミッタを出力部
１４のトランジスタ８ｂのコレクタに接続して帰還回路
を形成する。また、トランジスタ３ａ，３ｂのベースに
は、コレクタ電流が流れないようにバイアス端子１０６
からバイアスが与える。トランジスタ４ａ，４ｂは、ト
ランジスタ５ａ，５ｂと抵抗Ｒ１，Ｒ２とをエミッタ負
荷抵抗とする高入力抵抗のエミッタフォロワー回路を形
成する。トランジスタ６ａ，６ｂは、コレクタにトラン
ジスタ８ａ，８ｂからなるカレントミラー回路を有し、
エミッタにトランジスタ７ａ，７ｂと抵抗Ｒ４，Ｒ５と
からなるエミッタ負荷抵抗を有して差動型増幅回路を形
成する。
Description
【０００１】
【産業上の利用分野】本発明はバッファアンプに関し、
特に半導体集積回路により形成する高入力抵抗のバッフ
ァアンプに関する。
特に半導体集積回路により形成する高入力抵抗のバッフ
ァアンプに関する。
【０００２】
【従来の技術】従来のこの種のバッファアンプは、例え
ば図２に示すように、入力端子１０１からの入力信号を
ベースに受けて増幅する入力トランジスタ２１と、入力
端子１０１から見た入力抵抗を大きくするために、入力
トランジスタ２１のベースから入力端子１０１へ流れる
ベース電流Ｉ１を補償するためのバイアス電流Ｉ４を生
成するバイアス補償用のトランジスタ２２，２３，２４
とを有している。ここで、トランジスタ２６は、入力ト
ランジスタ２１のエミッタ負荷抵抗となるトランジスタ
２５と共にカレントミラー回路を構成しており、また、
出力トランジスタ２６のエミッタ負荷抵抗となるトラン
ジスタ２７は、トランジスタ２８と共にカレントミラー
回路を構成している。
ば図２に示すように、入力端子１０１からの入力信号を
ベースに受けて増幅する入力トランジスタ２１と、入力
端子１０１から見た入力抵抗を大きくするために、入力
トランジスタ２１のベースから入力端子１０１へ流れる
ベース電流Ｉ１を補償するためのバイアス電流Ｉ４を生
成するバイアス補償用のトランジスタ２２，２３，２４
とを有している。ここで、トランジスタ２６は、入力ト
ランジスタ２１のエミッタ負荷抵抗となるトランジスタ
２５と共にカレントミラー回路を構成しており、また、
出力トランジスタ２６のエミッタ負荷抵抗となるトラン
ジスタ２７は、トランジスタ２８と共にカレントミラー
回路を構成している。
【０００３】ところで、バイアス補償用のトランジスタ
２２と入力トランジスタ２１とは同一特性であり、互い
に直列に接続されている。また、バイアス補償用のトラ
ンジスタ２３，２４は同一特性でありカレントミラー回
路を構成している。従って、入力トランジスタ２１のベ
ース電流Ｉ１とほぼ等しい電流が、トランジスタ２２の
ベースを介してトランジスタ２３に流れるので、トラン
ジスタ２４にはトランジスタ２３に流れる電流値と同じ
電流、すなわち、入力トランジスタ２１のベース電流Ｉ
１とほぼ等しい電流Ｉ４が流れる。よって、入力端子１
０１における入力電流は、電流Ｉ１と電流Ｉ４との差と
なり小さな値にすることができ、高入力抵抗を得ること
ができる。なお、電源端子１０３，１０４は電源供給用
の端子である。
２２と入力トランジスタ２１とは同一特性であり、互い
に直列に接続されている。また、バイアス補償用のトラ
ンジスタ２３，２４は同一特性でありカレントミラー回
路を構成している。従って、入力トランジスタ２１のベ
ース電流Ｉ１とほぼ等しい電流が、トランジスタ２２の
ベースを介してトランジスタ２３に流れるので、トラン
ジスタ２４にはトランジスタ２３に流れる電流値と同じ
電流、すなわち、入力トランジスタ２１のベース電流Ｉ
１とほぼ等しい電流Ｉ４が流れる。よって、入力端子１
０１における入力電流は、電流Ｉ１と電流Ｉ４との差と
なり小さな値にすることができ、高入力抵抗を得ること
ができる。なお、電源端子１０３，１０４は電源供給用
の端子である。
【０００４】
【発明が解決しようとする課題】上述した従来のバッフ
ァアンプでは、入力トランジスタのベースから入力端子
へ流れるベース電流を補償するためのバイアス電流を生
成する場合、入力トランジスタと直列に同一特性のトラ
ンジスタを接続し、このトランジスタのベース電流とほ
ぼ等しいバイアス電流をカレントミラー回路により生成
している。しかし、入力トランジスタに生じるベース電
流と全く同一のバイアス電流を生成することは困難であ
り、入力端子における入力電流を十分に抑制できないと
いう問題点を有している。
ァアンプでは、入力トランジスタのベースから入力端子
へ流れるベース電流を補償するためのバイアス電流を生
成する場合、入力トランジスタと直列に同一特性のトラ
ンジスタを接続し、このトランジスタのベース電流とほ
ぼ等しいバイアス電流をカレントミラー回路により生成
している。しかし、入力トランジスタに生じるベース電
流と全く同一のバイアス電流を生成することは困難であ
り、入力端子における入力電流を十分に抑制できないと
いう問題点を有している。
【０００５】本発明の目的は、入力端子のおける入力電
流を十分に抑制でき、安定した高入力抵抗を実現できる
バッファアンプを提供することにある。
流を十分に抑制でき、安定した高入力抵抗を実現できる
バッファアンプを提供することにある。
【０００６】
【課題を解決するための手段】本発明のバッファアンプ
は、各コレクタは共通に接続され、各エミッタには同一
の負荷抵抗がそれぞれ接続されて差動型増幅回路を形成
する同一特性の一対の第１および第２のトランジスタ
と、各エミッタは共通に接続され、各コレクタは前記第
１および第２のトランジスタのベースにそれぞれ接続さ
れ、また各ベースには所定のバイアスがそれぞれ供給さ
れる同一特性の一対の第３および第４のトランジスタ
と、各ベースは前記第１および第２のトランジスタのエ
ミッタにそれぞれ接続され、各エミッタには同一の負荷
抵抗がそれぞれ接続されてエミッタフォロワー回路を形
成する同一特性の一対の第５および第６のトランジスタ
と、各ベースは前記第５および第６のトランジスタのエ
ミッタにそれぞれ接続され、各エミッタには同一の負荷
抵抗がそれぞれ接続され、また各コレクタには一対のト
ランジスタからなるカレントミラー回路が接続されて差
動型増幅回路を形成する同一特性の一対の第７および第
８のトランジスタと、ベースは前記第７のトランジスタ
のエミッタに接続され、エミッタは負荷抵抗および出力
端子に接続されてエミッタフォロワーとして動作する第
９のトラッジスタとを備え、前記第１のトランジスタの
ベースは入力端子に接続し、前記第３および第４のトラ
ンジスタのエミッタは前記第８のトランジスタのコレク
タに接続し、また前記第３および第４のトランジスタに
供給する前記バイアスは、前記第３および第４のトラン
ジスタにコレクタ電流が流れないように設定して構成す
る。
は、各コレクタは共通に接続され、各エミッタには同一
の負荷抵抗がそれぞれ接続されて差動型増幅回路を形成
する同一特性の一対の第１および第２のトランジスタ
と、各エミッタは共通に接続され、各コレクタは前記第
１および第２のトランジスタのベースにそれぞれ接続さ
れ、また各ベースには所定のバイアスがそれぞれ供給さ
れる同一特性の一対の第３および第４のトランジスタ
と、各ベースは前記第１および第２のトランジスタのエ
ミッタにそれぞれ接続され、各エミッタには同一の負荷
抵抗がそれぞれ接続されてエミッタフォロワー回路を形
成する同一特性の一対の第５および第６のトランジスタ
と、各ベースは前記第５および第６のトランジスタのエ
ミッタにそれぞれ接続され、各エミッタには同一の負荷
抵抗がそれぞれ接続され、また各コレクタには一対のト
ランジスタからなるカレントミラー回路が接続されて差
動型増幅回路を形成する同一特性の一対の第７および第
８のトランジスタと、ベースは前記第７のトランジスタ
のエミッタに接続され、エミッタは負荷抵抗および出力
端子に接続されてエミッタフォロワーとして動作する第
９のトラッジスタとを備え、前記第１のトランジスタの
ベースは入力端子に接続し、前記第３および第４のトラ
ンジスタのエミッタは前記第８のトランジスタのコレク
タに接続し、また前記第３および第４のトランジスタに
供給する前記バイアスは、前記第３および第４のトラン
ジスタにコレクタ電流が流れないように設定して構成す
る。
【０００７】また、前記第１および第２のトランジスタ
はＰＮＰ型とし、前記第３および第４のトランジスタは
ＮＰＮ型とし、前記第５および第６のトランジスタはＮ
ＰＮ型とし、前記第７および第８のトランジスタはＰＮ
Ｐ型とし、前記第９のトランジスタはＮＰＮ型として構
成してもよい。
はＰＮＰ型とし、前記第３および第４のトランジスタは
ＮＰＮ型とし、前記第５および第６のトランジスタはＮ
ＰＮ型とし、前記第７および第８のトランジスタはＰＮ
Ｐ型とし、前記第９のトランジスタはＮＰＮ型として構
成してもよい。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例を示すブロック図
であり、入力部１１、帰還部１２、高入力抵抗増幅部１
３、および出力部１４から構成されている。
であり、入力部１１、帰還部１２、高入力抵抗増幅部１
３、および出力部１４から構成されている。
【００１０】入力部１１は、同一特性の一対のＰＮＰト
ランジスタ１ａ，１ｂおよび２ａ，２ｂからなる差動型
増幅回路である。一対のトランジスタ１ａ，１ｂのコレ
クタは電源端子１０４にそれぞれ接続され、また、トラ
ンジスタ１ａ，１ｂのエミッタは、エミッタ負荷抵抗と
して機能する一対のトランジスタ２ａ，２ｂにそれぞれ
接続されている。ここで、一対のトランジスタ２ａ，２
ｂのベースにはバイアス端子１０５からバイアスが供給
されて所定のエミッタ負荷抵抗となるように設定され
る。また、入力端子１０１からの入力信号はトランジス
タ１ａのベースに印加される。
ランジスタ１ａ，１ｂおよび２ａ，２ｂからなる差動型
増幅回路である。一対のトランジスタ１ａ，１ｂのコレ
クタは電源端子１０４にそれぞれ接続され、また、トラ
ンジスタ１ａ，１ｂのエミッタは、エミッタ負荷抵抗と
して機能する一対のトランジスタ２ａ，２ｂにそれぞれ
接続されている。ここで、一対のトランジスタ２ａ，２
ｂのベースにはバイアス端子１０５からバイアスが供給
されて所定のエミッタ負荷抵抗となるように設定され
る。また、入力端子１０１からの入力信号はトランジス
タ１ａのベースに印加される。
【００１１】帰還部１２は、同一特性の一対のＮＰＮト
ランジスタ３ａ，３ｂからなり、各コレクタは入力部１
１のトランジスタ１ａ，１ｂのベースにそれぞれ接続さ
れ、また、トランジスタ３ａ，３ｂのエミッタは出力部
１４のトランジスタ８ｂのコレクタに共通に接続されて
帰還回路を形成する。また、バイアス端子１０６から各
ベースにバイアスが供給されている。
ランジスタ３ａ，３ｂからなり、各コレクタは入力部１
１のトランジスタ１ａ，１ｂのベースにそれぞれ接続さ
れ、また、トランジスタ３ａ，３ｂのエミッタは出力部
１４のトランジスタ８ｂのコレクタに共通に接続されて
帰還回路を形成する。また、バイアス端子１０６から各
ベースにバイアスが供給されている。
【００１２】高入力抵抗増幅部１３は、同一特性の一対
のＮＰＮトランジスタ４ａ，４ｂおよび５ａ，５ｂ並び
に抵抗Ｒ１，Ｒ２からなるエミッタフォロワー回路であ
る。一対のトランジスタ５ａ，５ｂは、バイアス端子１
０８から各ベースにバイアスを供給されて抵抗Ｒ１，Ｒ
２と共にエミッタ負荷抵抗として機能する。また、トラ
ンジスタ４ａのベースは入力部１１のトランジスタ１ａ
のエミッタに接続されており、トランジスタ４ｂのベー
スは入力部１１のトランジスタ１ｂのエミッタに接続さ
れている。
のＮＰＮトランジスタ４ａ，４ｂおよび５ａ，５ｂ並び
に抵抗Ｒ１，Ｒ２からなるエミッタフォロワー回路であ
る。一対のトランジスタ５ａ，５ｂは、バイアス端子１
０８から各ベースにバイアスを供給されて抵抗Ｒ１，Ｒ
２と共にエミッタ負荷抵抗として機能する。また、トラ
ンジスタ４ａのベースは入力部１１のトランジスタ１ａ
のエミッタに接続されており、トランジスタ４ｂのベー
スは入力部１１のトランジスタ１ｂのエミッタに接続さ
れている。
【００１３】出力部１４は、同一特性の一対のＰＮＰト
ランジスタ６ａ，６ｂ、７ａ，７ｂ、および同一特性の
一対のＮＰＮトランジスタ８ａ，８ｂ、抵抗Ｒ３，Ｒ
４，Ｒ５からなる差動型増幅回路と、出力段のＮＰＮト
ランジスタ９，１０とを有している。ここで、一対のト
ランジスタ７ａ，７ｂは、バイアス端子１０７から各ベ
ースにバイアスを供給されて抵抗Ｒ４，Ｒ５と共に所定
のエミッタ負荷抵抗として機能する。また、一対のトラ
ンジスタ８ａ，８ｂはカレントミラー回路を形成し、ト
ランジスタ６ａ，６ｂのコレクタにそれぞれ接続され
る。更に、トランジスタ８ｂのコレクタと帰還部１２の
トランジスタ３ａ，３ｂのエミッタとが接続されて帰還
回路を形成している。
ランジスタ６ａ，６ｂ、７ａ，７ｂ、および同一特性の
一対のＮＰＮトランジスタ８ａ，８ｂ、抵抗Ｒ３，Ｒ
４，Ｒ５からなる差動型増幅回路と、出力段のＮＰＮト
ランジスタ９，１０とを有している。ここで、一対のト
ランジスタ７ａ，７ｂは、バイアス端子１０７から各ベ
ースにバイアスを供給されて抵抗Ｒ４，Ｒ５と共に所定
のエミッタ負荷抵抗として機能する。また、一対のトラ
ンジスタ８ａ，８ｂはカレントミラー回路を形成し、ト
ランジスタ６ａ，６ｂのコレクタにそれぞれ接続され
る。更に、トランジスタ８ｂのコレクタと帰還部１２の
トランジスタ３ａ，３ｂのエミッタとが接続されて帰還
回路を形成している。
【００１４】出力段のトランジスタ９は、トランジスタ
１０をエミッタ負荷抵とするエミッタフォロワーであ
り、トランジスタ９のベースはトランジスタ６ａのエミ
ッタに接続され、トランジスタ９のエミッタは出力端子
１０２およびトランジスタ１０に接続されている。ここ
で、トランジスタ１０はバイアス端子１０８からバイア
スを供給されてエミッタ負荷抵抗として機能する。な
お、電源端子１０３，１０４は電源供給用の端子であ
る。
１０をエミッタ負荷抵とするエミッタフォロワーであ
り、トランジスタ９のベースはトランジスタ６ａのエミ
ッタに接続され、トランジスタ９のエミッタは出力端子
１０２およびトランジスタ１０に接続されている。ここ
で、トランジスタ１０はバイアス端子１０８からバイア
スを供給されてエミッタ負荷抵抗として機能する。な
お、電源端子１０３，１０４は電源供給用の端子であ
る。
【００１５】次に動作を説明する。
【００１６】入力端子１０１からの信号の経路は、入力
部１１のトランジスタ１ａ→高入力抵抗増幅部１３のト
ランジスタ４ａ→出力部１４のトランジスタ６ａであ
り、一方、この信号経路のトランジスタと一対をなす同
一特性の他方側のトランジスタによって形成される経路
は、入力部１１のトランジスタ１ｂ→高入力抵抗増幅部
１３のトランジスタ４ｂ→出力部１４のトランジスタ６
ｂである。これら２つの経路の一対のトランジスタは互
いにバランスのとれた状態で動作する。
部１１のトランジスタ１ａ→高入力抵抗増幅部１３のト
ランジスタ４ａ→出力部１４のトランジスタ６ａであ
り、一方、この信号経路のトランジスタと一対をなす同
一特性の他方側のトランジスタによって形成される経路
は、入力部１１のトランジスタ１ｂ→高入力抵抗増幅部
１３のトランジスタ４ｂ→出力部１４のトランジスタ６
ｂである。これら２つの経路の一対のトランジスタは互
いにバランスのとれた状態で動作する。
【００１７】さて、入力部１１、高入力抵抗増幅部１
３、および出力部１４の一対のトランジスタからなる各
増幅回路においては、各トランジスタのエミッタにはエ
ミッタ万荷抵抗がそれぞれ接続され、各トランジスタの
エミッタは後段トランジスタのベースにそれぞれ接続さ
れて電圧利得はほぼ１に抑えられている。また、入力部
１１のトランジスタ１ａ，１ｂはＰＮＰ型であり、高入
力抵抗増幅部１３のトランジスタ４ａ，４ｂはＮＰＮ型
であるので、入力部１１のトランジスタ１ａのベース電
位は、出力部１４のトランジスタ６ａのベース電位と同
じである、同様に、入力部１１のトランジスタ１ｂのベ
ース電位は、出力部１４のトランジスタ６ｂのベース電
位と同じになる。なお、入力部１１と出力部１４との間
に高入力抵抗増幅部１３を設けることにより、入力部１
１は後段の影響を受けることなく安定に動作する。
３、および出力部１４の一対のトランジスタからなる各
増幅回路においては、各トランジスタのエミッタにはエ
ミッタ万荷抵抗がそれぞれ接続され、各トランジスタの
エミッタは後段トランジスタのベースにそれぞれ接続さ
れて電圧利得はほぼ１に抑えられている。また、入力部
１１のトランジスタ１ａ，１ｂはＰＮＰ型であり、高入
力抵抗増幅部１３のトランジスタ４ａ，４ｂはＮＰＮ型
であるので、入力部１１のトランジスタ１ａのベース電
位は、出力部１４のトランジスタ６ａのベース電位と同
じである、同様に、入力部１１のトランジスタ１ｂのベ
ース電位は、出力部１４のトランジスタ６ｂのベース電
位と同じになる。なお、入力部１１と出力部１４との間
に高入力抵抗増幅部１３を設けることにより、入力部１
１は後段の影響を受けることなく安定に動作する。
【００１８】更に、出力部１４において、トランジスタ
６ａ，６ｂをＰＮＰ型とし、出力段のエミッタフォロワ
ーのトランジスタ９をＮＰＮ型とすることにより、トラ
ンジスタ９のエミッタの電位、すなわち、出力端子１０
２の電位は出力部１４のトランジスタ６ａのベース電位
と同じになり、従って、入力端子１０１の電位と出力端
子１０２の電位とは同じになる。
６ａ，６ｂをＰＮＰ型とし、出力段のエミッタフォロワ
ーのトランジスタ９をＮＰＮ型とすることにより、トラ
ンジスタ９のエミッタの電位、すなわち、出力端子１０
２の電位は出力部１４のトランジスタ６ａのベース電位
と同じになり、従って、入力端子１０１の電位と出力端
子１０２の電位とは同じになる。
【００１９】ところで、入力部１１のトランジスタ１
ａ，１ｂのベースには帰還部１２のトランジスタ３ａ，
３ｂのコレクタがそれぞれ接続されている。また、トラ
ンジスタ３ａ，３ｂのエミッタは共通に接続されて出力
部１４のトランジスタ８ｂのコレクタに接続されてい
る。いま、入力端子１０１からの入力信号によってトラ
ンジスタ１ａのベース電位が変化すれば、出力部１４の
トランジスタ６ａのベース電位も同じように変化するの
で、トランジスタ８ａを介して流れるトランジスタ６ａ
のコレクタ電流が変化する。ここで、トランジスタ８
ａ，８ｂはカレントミラー回路を構成しているので、ト
ランジスタ８ａのコレクタ電流と同じ電流が、トランジ
スタ８ｂのコレクタ電流にも流れることになる。従っ
て、トランジスタ８ｂのコレクタに接続されているトラ
ンジスタ３ａ，３ｂのエミッタには帰還信号が供給され
て負帰還が行われ、歪の少ない信号を安定して出力でき
る。
ａ，１ｂのベースには帰還部１２のトランジスタ３ａ，
３ｂのコレクタがそれぞれ接続されている。また、トラ
ンジスタ３ａ，３ｂのエミッタは共通に接続されて出力
部１４のトランジスタ８ｂのコレクタに接続されてい
る。いま、入力端子１０１からの入力信号によってトラ
ンジスタ１ａのベース電位が変化すれば、出力部１４の
トランジスタ６ａのベース電位も同じように変化するの
で、トランジスタ８ａを介して流れるトランジスタ６ａ
のコレクタ電流が変化する。ここで、トランジスタ８
ａ，８ｂはカレントミラー回路を構成しているので、ト
ランジスタ８ａのコレクタ電流と同じ電流が、トランジ
スタ８ｂのコレクタ電流にも流れることになる。従っ
て、トランジスタ８ｂのコレクタに接続されているトラ
ンジスタ３ａ，３ｂのエミッタには帰還信号が供給され
て負帰還が行われ、歪の少ない信号を安定して出力でき
る。
【００２０】一方、トランジスタ１ｂのベースとトラン
ジスタ３ｂのコレクタとは直結されているので、トラン
ジスタ３ｂにコレクタ電流が流れなければトランジスタ
１ｂのベース電流も流れない。トランジスタ１ｂのベー
ス電流が流れない状態にすれば、トランジスタ１ａのベ
ース電流も流れないようにでき、従って、入力端子１０
１へ電流が流れないようにできる。いま、トランジスタ
３ａ，３ｂのエミッタ電位をＶｅとし、バイアス端子１
０６からトランジスタ３ａ，３ｂのベースに供給するバ
イアス電位をＶｂとすれば、Ｖｅ＜Ｖｂなる関係が常に
成立するようにバイアスを供給することにより、入力端
子１０１へ電流が流れないようにすることができ、高入
力抵抗が得られる。
ジスタ３ｂのコレクタとは直結されているので、トラン
ジスタ３ｂにコレクタ電流が流れなければトランジスタ
１ｂのベース電流も流れない。トランジスタ１ｂのベー
ス電流が流れない状態にすれば、トランジスタ１ａのベ
ース電流も流れないようにでき、従って、入力端子１０
１へ電流が流れないようにできる。いま、トランジスタ
３ａ，３ｂのエミッタ電位をＶｅとし、バイアス端子１
０６からトランジスタ３ａ，３ｂのベースに供給するバ
イアス電位をＶｂとすれば、Ｖｅ＜Ｖｂなる関係が常に
成立するようにバイアスを供給することにより、入力端
子１０１へ電流が流れないようにすることができ、高入
力抵抗が得られる。
【００２１】このように構成することにより、図２に示
した従来のバッファアンプでは、入力端子１０１におけ
る電流を数百ｎＡ程度までしか抑えることができなかっ
たが、本実施例では数ｎＡ程度まで低減でき、安定した
高入力抵抗のバッファアンプを半導体集積回路により実
現することができる。
した従来のバッファアンプでは、入力端子１０１におけ
る電流を数百ｎＡ程度までしか抑えることができなかっ
たが、本実施例では数ｎＡ程度まで低減でき、安定した
高入力抵抗のバッファアンプを半導体集積回路により実
現することができる。
【００２２】
【発明の効果】以上説明したように本発明によれば、入
力段には、各エミッタに同一の負荷抵抗がそれぞれ接続
された一対のトランジスタからなる差動型増幅回路を設
け、入力段の次には、高入力抵抗の一対のエミッタフォ
ロワー回路を設け、出力段には、各エミッタに同一の負
荷抵抗がそれぞれ接続されコレクタ側にカレントミラー
回路が接続された一対のトランジスタからなる差動型増
幅回路を設け、また、入力段の差動型増幅回路の各ベー
スに帰還用トランジスタをそれぞれ接続して出力段から
負帰還をかけ、更に、帰還用トランジスタのベースにバ
イアスをかけてコレクタ電流が流れないようにすること
により、入力段の差動型増幅回路の一対のトランジスタ
のベース電流を十分に抑圧できると共に、負帰還の効果
によって安定した高入力抵抗のバッファアンプを、半導
体集積回路により実現できる。また、ＰＮＰ型およびＮ
ＰＮ型トランジスタを使用することにより、入力端子の
電位と出力端子の電位とが同一で利得が１倍のバッファ
アンプを構成できる。
力段には、各エミッタに同一の負荷抵抗がそれぞれ接続
された一対のトランジスタからなる差動型増幅回路を設
け、入力段の次には、高入力抵抗の一対のエミッタフォ
ロワー回路を設け、出力段には、各エミッタに同一の負
荷抵抗がそれぞれ接続されコレクタ側にカレントミラー
回路が接続された一対のトランジスタからなる差動型増
幅回路を設け、また、入力段の差動型増幅回路の各ベー
スに帰還用トランジスタをそれぞれ接続して出力段から
負帰還をかけ、更に、帰還用トランジスタのベースにバ
イアスをかけてコレクタ電流が流れないようにすること
により、入力段の差動型増幅回路の一対のトランジスタ
のベース電流を十分に抑圧できると共に、負帰還の効果
によって安定した高入力抵抗のバッファアンプを、半導
体集積回路により実現できる。また、ＰＮＰ型およびＮ
ＰＮ型トランジスタを使用することにより、入力端子の
電位と出力端子の電位とが同一で利得が１倍のバッファ
アンプを構成できる。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来のバッファアンプの一例を示すブロック図
である。
である。
１１ 入力部 １２ 帰還部 １３ 高入力抵抗増幅部 １４ 出力部 １ａ，１ｂ、６ａ，６ｂ 差動型増幅回路を形成する
トランジスタ ２ａ，２ｂ、５ａ，５ｂ、７ａ，７ｂ、１０ エミッ
タ負荷抵抗として機能するトランジスタ ３ａ，３ｂ 帰還用のトランジスタ ４ａ，４ｂ、９ エミッタフォロワー回路を形成する
トランジスタ ８ａ，８ｂ カレントミラー回路を形成するトランジ
スタ １０１ 入力端子 １０２ 出力端子 １０３，１０４ 電源端子 １０５〜１０７ バイアス端子
トランジスタ ２ａ，２ｂ、５ａ，５ｂ、７ａ，７ｂ、１０ エミッ
タ負荷抵抗として機能するトランジスタ ３ａ，３ｂ 帰還用のトランジスタ ４ａ，４ｂ、９ エミッタフォロワー回路を形成する
トランジスタ ８ａ，８ｂ カレントミラー回路を形成するトランジ
スタ １０１ 入力端子 １０２ 出力端子 １０３，１０４ 電源端子 １０５〜１０７ バイアス端子
Claims (2)
- 【請求項１】 各コレクタは共通に接続され、各エミッ
タには同一の負荷抵抗がそれぞれ接続されて差動型増幅
回路を形成する同一特性の一対の第１および第２のトラ
ンジスタと、 各エミッタは共通に接続され、各コレクタは前記第１お
よび第２のトランジスタのベースにそれぞれ接続され、
また各ベースには所定のバイアスがそれぞれ供給される
同一特性の一対の第３および第４のトランジスタと、 各ベースは前記第１および第２のトランジスタのエミッ
タにそれぞれ接続され、各エミッタには同一の負荷抵抗
がそれぞれ接続されてエミッタフォロワー回路を形成す
る同一特性の一対の第５および第６のトランジスタと、 各ベースは前記第５および第６のトランジスタのエミッ
タにそれぞれ接続され、各エミッタには同一の負荷抵抗
がそれぞれ接続され、また各コレクタには一対のトラン
ジスタからなるカレントミラー回路が接続されて差動型
増幅回路を形成する同一特性の一対の第７および第８の
トランジスタと、 ベースは前記第７のトランジスタのエミッタに接続さ
れ、エミッタは負荷抵抗および出力端子に接続されてエ
ミッタフォロワーとして動作する第９のトラッジスタと
を備え、 前記第１のトランジスタのベースは入力端子に接続し、
前記第３および第４のトランジスタのエミッタは前記第
８のトランジスタのコレクタに接続し、また前記第３お
よび第４のトランジスタに供給する前記バイアスは、前
記第３および第４のトランジスタにコレクタ電流が流れ
ないように設定することを特徴とするバッファアンプ。 - 【請求項２】 前記第１および第２のトランジスタはＰ
ＮＰ型であり、前記第３および第４のトランジスタはＮ
ＰＮ型であり、前記第５および第６のトランジスタはＮ
ＰＮ型であり、前記第７および第８のトランジスタはＰ
ＮＰ型であり、前記第９のトランジスタはＮＰＮ型であ
ることを特徴とする請求項１記載のバッファアンプ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6182682A JP2644191B2 (ja) | 1994-08-04 | 1994-08-04 | バッファアンプ |
| US08/509,672 US5654666A (en) | 1994-08-04 | 1995-07-31 | High input resistance circuit with base current compensation and method of compensating base current |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6182682A JP2644191B2 (ja) | 1994-08-04 | 1994-08-04 | バッファアンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0851324A true JPH0851324A (ja) | 1996-02-20 |
| JP2644191B2 JP2644191B2 (ja) | 1997-08-25 |
Family
ID=16122599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6182682A Expired - Fee Related JP2644191B2 (ja) | 1994-08-04 | 1994-08-04 | バッファアンプ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5654666A (ja) |
| JP (1) | JP2644191B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007180796A (ja) * | 2005-12-27 | 2007-07-12 | Fujitsu Ltd | 差動増幅回路 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4210873B2 (ja) * | 1998-01-14 | 2009-01-21 | ソニー株式会社 | インピーダンス変換回路、映像機器、オーディオ機器及び通信装置 |
| JP3631933B2 (ja) * | 1999-02-14 | 2005-03-23 | 矢崎総業株式会社 | スイッチングデバイス |
| DE102004052214A1 (de) * | 2004-10-18 | 2006-05-04 | Atmel Germany Gmbh | Ansteuerschaltung einer Strom und/oder Spannungssteuerung einer elektronischen Schaltung |
| EP3576301B1 (en) * | 2013-03-15 | 2024-02-28 | Hae-Seung Lee | Buffer amplifier circuit |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5215252A (en) * | 1975-07-28 | 1977-02-04 | Mitsubishi Electric Corp | Amplifier |
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-
1994
- 1994-08-04 JP JP6182682A patent/JP2644191B2/ja not_active Expired - Fee Related
-
1995
- 1995-07-31 US US08/509,672 patent/US5654666A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007180796A (ja) * | 2005-12-27 | 2007-07-12 | Fujitsu Ltd | 差動増幅回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5654666A (en) | 1997-08-05 |
| JP2644191B2 (ja) | 1997-08-25 |
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