JPH0322723B2 - - Google Patents
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- JPH0322723B2 JPH0322723B2 JP56156096A JP15609681A JPH0322723B2 JP H0322723 B2 JPH0322723 B2 JP H0322723B2 JP 56156096 A JP56156096 A JP 56156096A JP 15609681 A JP15609681 A JP 15609681A JP H0322723 B2 JPH0322723 B2 JP H0322723B2
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- Japan
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- transistors
- circuit
- transistor
- voltage
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
- H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier in emitter-coupled or cascode amplifiers
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- Control Of Amplification And Gain Control (AREA)
- Control Of Voltage And Current In General (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、制御電圧に対して利得が指数的に変
化するような電圧制御可変利得回路に関し、特
に、入力信号が０のときの定常電流（静止電流）
を減ずることにより、シヨツト雑音の低減および
制御電圧の漏れ（フイードスルー）の減少を図る
ものである。
化するような電圧制御可変利得回路に関し、特
に、入力信号が０のときの定常電流（静止電流）
を減ずることにより、シヨツト雑音の低減および
制御電圧の漏れ（フイードスルー）の減少を図る
ものである。
回路利得を電気的手段により制御する可変利得
回路のうち、オーデイオ信号のノイズリダクシヨ
ン装置に適用されるものには、高い性能が要求さ
れる。このようなノイズリダクシヨン回路に用い
られている電圧制御可変利得回路としては、バイ
ポーラトランジスタのベース・エミツタ接合にお
ける指数的な電圧−電流特性を利用したものが知
られており、特に、モノリシツクバイポーラ集積
回路における利得制御の常套手段として用いられ
ている。
回路のうち、オーデイオ信号のノイズリダクシヨ
ン装置に適用されるものには、高い性能が要求さ
れる。このようなノイズリダクシヨン回路に用い
られている電圧制御可変利得回路としては、バイ
ポーラトランジスタのベース・エミツタ接合にお
ける指数的な電圧−電流特性を利用したものが知
られており、特に、モノリシツクバイポーラ集積
回路における利得制御の常套手段として用いられ
ている。
ここで第１図は、本発明の先行技術としての電
圧制御可変利得回路の一例を示している。この第
１図において、１，２はそれぞれ正、負の電源供
給端子、３は入力端子であり、この入力端子３に
は入力信号源４が接続されている。また、出力端
子５には負荷抵抗６が接続されている。制御電圧
Vcは利得制御端子７に印加されている。入力端
子３からの入力信号は、演算増幅器８の反転入力
端子に供給され、演算増幅器８は差動増幅器９を
駆動する。この差動増幅器９にはバイアス電圧源
１０と定電流源１１が接続されている。差動増幅
器９を構成する一対のトランジスタの各コレクタ
は、第１および第２の電流分割回路１２，１３を
それぞれ駆動する。第１の電流分割回路１２のト
ランジスタ対の各コレクタは、第１及び第２の電
流反転（カレントミラー）回路１４，１５の各入
力端子にそれぞれ接続されている。第２の電流分
割回路１３のトランジスタ対の各コレクタは、第
１及び第２の電流反転回路１４，１５の各出力端
子にそれぞれ接続され、演算増幅器８の反転入力
端子への帰還路と、出力路をそれぞれ構成する。
圧制御可変利得回路の一例を示している。この第
１図において、１，２はそれぞれ正、負の電源供
給端子、３は入力端子であり、この入力端子３に
は入力信号源４が接続されている。また、出力端
子５には負荷抵抗６が接続されている。制御電圧
Vcは利得制御端子７に印加されている。入力端
子３からの入力信号は、演算増幅器８の反転入力
端子に供給され、演算増幅器８は差動増幅器９を
駆動する。この差動増幅器９にはバイアス電圧源
１０と定電流源１１が接続されている。差動増幅
器９を構成する一対のトランジスタの各コレクタ
は、第１および第２の電流分割回路１２，１３を
それぞれ駆動する。第１の電流分割回路１２のト
ランジスタ対の各コレクタは、第１及び第２の電
流反転（カレントミラー）回路１４，１５の各入
力端子にそれぞれ接続されている。第２の電流分
割回路１３のトランジスタ対の各コレクタは、第
１及び第２の電流反転回路１４，１５の各出力端
子にそれぞれ接続され、演算増幅器８の反転入力
端子への帰還路と、出力路をそれぞれ構成する。
このような構成において、電流分割回路１２，
１３の各トランジスタをそれぞれ流れる電流i1〜
i4は、 i1＝（I0／２−i0）・１／１＋exp（VC／VT） …… i2＝（I0／２−i0）・exp（VC／VT）／１＋exp（VC／
VT）…… i3＝（I0／２＋i0）・exp（VC／VT）／１＋exp（VC／
VT）…… i4＝（I0／２＋i0）・１／１＋exp（VC／VT） …… となる。これらの〜式で、I0は定電流源１１
を流れる電流、i0は差動増幅器９の各トランジス
タを流れる電流の差、VCは制御電圧、VT＝kT／
ｇで、ほぼ室温（300〓）にて約26mVである。
また、入力電流iin及び出力電流ioutは、 iin＝i4−i1 …… iout＝i3−i2 …… である。したがつて、 iin＝2i0・１／１＋exp（VC／VT） …… iout＝2i0・exp（VC／VT）／１＋exp（VC／VT）……
が得られる。これらの、式より電流利得Ａを
求めると、 Ａ＝iout／iin ＝exp（VC／VT） …… が得られ、電流利得は制御電圧VCの指数関数と
して与えられる。
１３の各トランジスタをそれぞれ流れる電流i1〜
i4は、 i1＝（I0／２−i0）・１／１＋exp（VC／VT） …… i2＝（I0／２−i0）・exp（VC／VT）／１＋exp（VC／
VT）…… i3＝（I0／２＋i0）・exp（VC／VT）／１＋exp（VC／
VT）…… i4＝（I0／２＋i0）・１／１＋exp（VC／VT） …… となる。これらの〜式で、I0は定電流源１１
を流れる電流、i0は差動増幅器９の各トランジス
タを流れる電流の差、VCは制御電圧、VT＝kT／
ｇで、ほぼ室温（300〓）にて約26mVである。
また、入力電流iin及び出力電流ioutは、 iin＝i4−i1 …… iout＝i3−i2 …… である。したがつて、 iin＝2i0・１／１＋exp（VC／VT） …… iout＝2i0・exp（VC／VT）／１＋exp（VC／VT）……
が得られる。これらの、式より電流利得Ａを
求めると、 Ａ＝iout／iin ＝exp（VC／VT） …… が得られ、電流利得は制御電圧VCの指数関数と
して与えられる。
ところで、一般にモノリシツク集積回路は、素
子特性の整合性と完壁な熱結合のために、電圧制
御可変利得回路を実現する上で好適な性質を持
つ。しかし、一般に完全な相補導電形のトランジ
スタは得られず、PNP型には横方向（ラテラル）
トランジスタが用いられる。この横方向PNPト
ランジスタは、NPNトランジスタに比べて、電
流増幅率、遮断周波数ともかなり劣つた特性しか
実現できない。これに対して、第１図の構成によ
れば、電流分割回路１２，１３を構成するトラン
ジスタが全体の特性に支配的な影響を及ぼし、こ
れらのトランジスタに特性の良好なNPN型を用
いているために、本質的にモノリシツク集積回路
に適した性質を有している。
子特性の整合性と完壁な熱結合のために、電圧制
御可変利得回路を実現する上で好適な性質を持
つ。しかし、一般に完全な相補導電形のトランジ
スタは得られず、PNP型には横方向（ラテラル）
トランジスタが用いられる。この横方向PNPト
ランジスタは、NPNトランジスタに比べて、電
流増幅率、遮断周波数ともかなり劣つた特性しか
実現できない。これに対して、第１図の構成によ
れば、電流分割回路１２，１３を構成するトラン
ジスタが全体の特性に支配的な影響を及ぼし、こ
れらのトランジスタに特性の良好なNPN型を用
いているために、本質的にモノリシツク集積回路
に適した性質を有している。
しかしながら、この第１図の回路構成において
は、次のような欠点を回避できない。すなわち、
差動増幅器９に接続された定電流源１１は、この
回路の取り扱い得る信号の最大電流を定めるた
め、I0は考え得るiinとioutの和の最大値よりも大
きく設定しなければならない。したがつて、iin
とioutの信号レベルに対応してI0は一義的に定ま
る。一方、２つの電流分割回路１２，１３の定常
電流は常にI0／２である。この電流分割回路の比
較的大きな定常電流のために、シヨツト雑音の増
大、フイードスルーの増大等の問題が生ずる。す
なわち、一般に、電流分割回路におけるシヨツト
雑音が流れた電流により一義的に定まり、電流分
割回路を構成するトランジスタのオーム性抵抗に
よる熱雑音は、分割比に揺らぎを与え、その影響
はシヨツト雑音同様、定常電流の大きさに依存す
る。また、電流分割回路にオフセツト電圧が存在
したり、電流反転回路に利得偏差が存在する場
合、入力電流iinが０にもかかわらず、出力電流
ioutにオフセツト成分が発生し、その大きさは制
御信号に依存する。その結果、出力には制御信号
の変化を反映した成分（いわゆるフイールドスル
ー）が表われ、このフイードスルーの大きさも電
流分割回路の定常電流に依存する。
は、次のような欠点を回避できない。すなわち、
差動増幅器９に接続された定電流源１１は、この
回路の取り扱い得る信号の最大電流を定めるた
め、I0は考え得るiinとioutの和の最大値よりも大
きく設定しなければならない。したがつて、iin
とioutの信号レベルに対応してI0は一義的に定ま
る。一方、２つの電流分割回路１２，１３の定常
電流は常にI0／２である。この電流分割回路の比
較的大きな定常電流のために、シヨツト雑音の増
大、フイードスルーの増大等の問題が生ずる。す
なわち、一般に、電流分割回路におけるシヨツト
雑音が流れた電流により一義的に定まり、電流分
割回路を構成するトランジスタのオーム性抵抗に
よる熱雑音は、分割比に揺らぎを与え、その影響
はシヨツト雑音同様、定常電流の大きさに依存す
る。また、電流分割回路にオフセツト電圧が存在
したり、電流反転回路に利得偏差が存在する場
合、入力電流iinが０にもかかわらず、出力電流
ioutにオフセツト成分が発生し、その大きさは制
御信号に依存する。その結果、出力には制御信号
の変化を反映した成分（いわゆるフイールドスル
ー）が表われ、このフイードスルーの大きさも電
流分割回路の定常電流に依存する。
以上のように、第１図に示した先行技術として
の電圧制御可変利得回路は、モノリシツク集積回
路に適した構成を持つにもかかわらず、電流分割
回路の大きな定常電流のために、雑音及びフイー
ドスルーが大きいという欠点を有している。
の電圧制御可変利得回路は、モノリシツク集積回
路に適した構成を持つにもかかわらず、電流分割
回路の大きな定常電流のために、雑音及びフイー
ドスルーが大きいという欠点を有している。
本発明は、このような従来の欠点を除去し、モ
ノリシツク集積回路に適した回路構成を有し、さ
らに、電流分割回路の定常電流を低く抑えること
によつて、シヨツト雑音の軽減やフイードスルー
の低減を容易に実現し得るような電圧制御可変利
得回路の提供を目的とする。
ノリシツク集積回路に適した回路構成を有し、さ
らに、電流分割回路の定常電流を低く抑えること
によつて、シヨツト雑音の軽減やフイードスルー
の低減を容易に実現し得るような電圧制御可変利
得回路の提供を目的とする。
すなわち、本発明に係る電圧制御可変利得回路
の特徴は、入力端子が供給される演算増幅器と、
エミツタ共通トランジスタ対から成る第１及び第
２の電流反転回路と、上記第２の電流分割回路の
一方の出力端子及び上記第１の電流反転回路の出
力端子から上記演算増幅器の入力端子に帰還する
手段と、上記第２の電流分割回路の他方の出力端
子及び第２の電流反転回路の出力端子より出力を
取り出す手段と、上記エミツタ共通トランジスタ
対のベース間に制御信号を印加する手段とを有す
る電圧制御可変利得回路において、第１及び第２
のトランジスタから成り、上記第１のトランジス
タのコレクタが上記第１の電流分割回路の共通エ
ミツタに接続された第１の差動増幅器と、この差
動増幅器と電源供給端子の間に接続された第１の
定電流源と、第３及び第４のトランジスタから成
り、上記第２の電流分割回路の共通エミツタに上
記第３のトランジスタのコレクタが接続された第
２の差動増幅器と、この差動増幅器と上記電源供
給端子の間に接続された第２の定電流源とを具備
し、上記第１のトランジスタのベースに接続され
た上記演算増幅器の出力端子に得られる出力信号
電圧が上記第３のトランジスタに接続されたバイ
アス電圧源の電圧に等しくなつたとき、上記第１
及び第２の電流分割回路の定常電流の和を上記第
１又は第２の定電流源の電流よりも小さくするよ
うに上記第１及び第３のトランジスタを流れる電
流と上記第２及び第４のトランジスタを流れる電
流をそれぞれ異ならしめる構成としたことであ
る。
の特徴は、入力端子が供給される演算増幅器と、
エミツタ共通トランジスタ対から成る第１及び第
２の電流反転回路と、上記第２の電流分割回路の
一方の出力端子及び上記第１の電流反転回路の出
力端子から上記演算増幅器の入力端子に帰還する
手段と、上記第２の電流分割回路の他方の出力端
子及び第２の電流反転回路の出力端子より出力を
取り出す手段と、上記エミツタ共通トランジスタ
対のベース間に制御信号を印加する手段とを有す
る電圧制御可変利得回路において、第１及び第２
のトランジスタから成り、上記第１のトランジス
タのコレクタが上記第１の電流分割回路の共通エ
ミツタに接続された第１の差動増幅器と、この差
動増幅器と電源供給端子の間に接続された第１の
定電流源と、第３及び第４のトランジスタから成
り、上記第２の電流分割回路の共通エミツタに上
記第３のトランジスタのコレクタが接続された第
２の差動増幅器と、この差動増幅器と上記電源供
給端子の間に接続された第２の定電流源とを具備
し、上記第１のトランジスタのベースに接続され
た上記演算増幅器の出力端子に得られる出力信号
電圧が上記第３のトランジスタに接続されたバイ
アス電圧源の電圧に等しくなつたとき、上記第１
及び第２の電流分割回路の定常電流の和を上記第
１又は第２の定電流源の電流よりも小さくするよ
うに上記第１及び第３のトランジスタを流れる電
流と上記第２及び第４のトランジスタを流れる電
流をそれぞれ異ならしめる構成としたことであ
る。
ここで、上記オフセツト電圧発生手段として
は、たとえば、上記第１、第３のトランジスタと
上記第２、第４のトランジスタとの間のエミツタ
面積比による手段と、上記第１、第３のトランジ
スタのベース間および／あるいは上記第２、第３
のトランジスタのベース間にオフセツト電圧を与
える手段と、上記第１、第２及び第３、第４のト
ランジスタのエミツタ間抵抗による手段とが考え
られる。
は、たとえば、上記第１、第３のトランジスタと
上記第２、第４のトランジスタとの間のエミツタ
面積比による手段と、上記第１、第３のトランジ
スタのベース間および／あるいは上記第２、第３
のトランジスタのベース間にオフセツト電圧を与
える手段と、上記第１、第２及び第３、第４のト
ランジスタのエミツタ間抵抗による手段とが考え
られる。
以下、本発明に係る好ましい実施例について、
図面を参照しながら説明する。
図面を参照しながら説明する。
第２図は本発明に係る電圧制御可変利得回路の
第１の実施例を示す回路図である。この第２図に
おいて、前述した先行技術を示す第１図の回路構
成と同じ作用を行なう部分については、同一の参
照番号を付して説明を簡略化する。
第１の実施例を示す回路図である。この第２図に
おいて、前述した先行技術を示す第１図の回路構
成と同じ作用を行なう部分については、同一の参
照番号を付して説明を簡略化する。
この第２図に示す本発明の第１の実施例におい
ては、第１図の差動増幅器９に対応して第１及び
第２の差動増幅器２１，２２を配設し、定電流源
１１に対応して第１及び第２の定電流源２３，２
４を配設している。
ては、第１図の差動増幅器９に対応して第１及び
第２の差動増幅器２１，２２を配設し、定電流源
１１に対応して第１及び第２の定電流源２３，２
４を配設している。
ここで第３図は、第２図における差動増幅器２
１，２２およびその周辺部を取り出して示してお
り、第１の入力端子２６には第２図の演算増幅器
８の出力端子が接続され、第２の入力端子２７に
はバイアス電圧源１０が接続される。第１の差動
増幅器２１は、第１及び第２のトランジスタ３
１，３２から構成され、第２の差動増幅器２２
は、第３及び第４のトランジスタ３３，３４から
構成されており、第２及び第４のトランジスタ３
２，３４の飽和電流は、第１及び第３のトランジ
スタ３１，３３のＮ倍の値を持つように、たとえ
ばエミツタ面積をＮ倍とするように設計されてい
る。そして、第１及び第４のトランジスタ３１，
３４のベースが共通接続されて第１の入力端子２
６に接続され、第２及び第３のトランジスタ３
２，３３のベースが共通接続されて第２の入力端
子２７に接続されている。また、第１のトランジ
スタ３１のコレクタが、第２図の第１の電流分割
回路１２の共通エミツタに接続され、第３のトラ
ンジスタ３３のコレクタが第２の電流分割回路１
３の共通エミツタに接続される。なお、第１の差
動増幅器２１の共通エミツタが第１の定電流源２
３に、第２の差動増幅器２２の共通エミツタが第
２の定電流源２４に、それぞれ接続されることは
勿論である。
１，２２およびその周辺部を取り出して示してお
り、第１の入力端子２６には第２図の演算増幅器
８の出力端子が接続され、第２の入力端子２７に
はバイアス電圧源１０が接続される。第１の差動
増幅器２１は、第１及び第２のトランジスタ３
１，３２から構成され、第２の差動増幅器２２
は、第３及び第４のトランジスタ３３，３４から
構成されており、第２及び第４のトランジスタ３
２，３４の飽和電流は、第１及び第３のトランジ
スタ３１，３３のＮ倍の値を持つように、たとえ
ばエミツタ面積をＮ倍とするように設計されてい
る。そして、第１及び第４のトランジスタ３１，
３４のベースが共通接続されて第１の入力端子２
６に接続され、第２及び第３のトランジスタ３
２，３３のベースが共通接続されて第２の入力端
子２７に接続されている。また、第１のトランジ
スタ３１のコレクタが、第２図の第１の電流分割
回路１２の共通エミツタに接続され、第３のトラ
ンジスタ３３のコレクタが第２の電流分割回路１
３の共通エミツタに接続される。なお、第１の差
動増幅器２１の共通エミツタが第１の定電流源２
３に、第２の差動増幅器２２の共通エミツタが第
２の定電流源２４に、それぞれ接続されることは
勿論である。
ここで、これらの第１、第２の定電流源２３，
２４に、それぞれ互いに等しい一定電流I0が流れ
るものとするとき、入力端子２６，２７間の入力
差動電圧に対する第１及び第３のトランジスタ３
１，３３のコレクタ出力電流I1，I2の関係は、そ
れぞれ第４図の曲線４１，４２のように表われ
る。いま、入力差動電圧が０、すなわちI1＝I2の
状態を考える。第２及び第４のトランジスタ３
２，３４の飽和電流は、第１及び第３のトランジ
スタ３１，３３のＮ倍であるから、このときのI1
（＝I2）はI0（１＋Ｎ）となる。この値はＮを適当
に選ぶことにより、任意の値に設定できる。ま
た、出力電流I1，I2の取り得る最大値は、上記Ｎ
には依存せず、専ら定電流源２３，２４の電流値
I0にのみ依存する。したがつて、入力電流iinと出
力端子ioutの大きさによりI0を定め、その大きさ
とは独立に上記Ｎを適当に選定して定常電流を従
来よりも少なく定めることが可能となり、前述し
たシヨツト雑音やフイードスルーを大幅に減少さ
せることができる。また、モノリミツク集積回路
に好適な回路構成であることは勿論である。
２４に、それぞれ互いに等しい一定電流I0が流れ
るものとするとき、入力端子２６，２７間の入力
差動電圧に対する第１及び第３のトランジスタ３
１，３３のコレクタ出力電流I1，I2の関係は、そ
れぞれ第４図の曲線４１，４２のように表われ
る。いま、入力差動電圧が０、すなわちI1＝I2の
状態を考える。第２及び第４のトランジスタ３
２，３４の飽和電流は、第１及び第３のトランジ
スタ３１，３３のＮ倍であるから、このときのI1
（＝I2）はI0（１＋Ｎ）となる。この値はＮを適当
に選ぶことにより、任意の値に設定できる。ま
た、出力電流I1，I2の取り得る最大値は、上記Ｎ
には依存せず、専ら定電流源２３，２４の電流値
I0にのみ依存する。したがつて、入力電流iinと出
力端子ioutの大きさによりI0を定め、その大きさ
とは独立に上記Ｎを適当に選定して定常電流を従
来よりも少なく定めることが可能となり、前述し
たシヨツト雑音やフイードスルーを大幅に減少さ
せることができる。また、モノリミツク集積回路
に好適な回路構成であることは勿論である。
なお、前記第１図の先行技術は、第２図に示す
本発明の実施例においてＮ＝１とする場合に実質
的に同一であり、この場合の出力端子I1，I2を第
４図の破線４３，４４にそれぞれ示す。したがつ
て、Ｎを１より十分大きく設定することが本発明
の効果を実現する上で好ましい。
本発明の実施例においてＮ＝１とする場合に実質
的に同一であり、この場合の出力端子I1，I2を第
４図の破線４３，４４にそれぞれ示す。したがつ
て、Ｎを１より十分大きく設定することが本発明
の効果を実現する上で好ましい。
次に、第５図は本発明の第２の実施例の要部を
示す。この第５図において、第１及び第２の差動
増幅器２１，２２の第１及び第４のトランジスタ
３１，３４のベース間、また、第３及び第２のト
ランジスタ３３，３２のベース間に、それぞれ所
定のオフセツト電圧を印加することにより、前記
iin，ioutの最大値を大きく保つたまま、入力端
子２６，２７間の入力差動電圧が０のときの定常
電流を減少させている。すなわち、第１の入力端
子２６は、エミツタフオロワトランジスタ５１，
５２の各ベースに接続され、これらのトランジス
タ５１，５２の各エミツタは、それぞれ定電流源
５３，５４に接続されている。また、第２の入力
端子２７は、エミツタフオロワトランジスタ５
５，５６の各ベースに接続され、これらのトラン
ジスタ５５，５６の各エミツタにそれぞれ定電流
源５７，５８が接続されている。さらに、トラン
ジスタ５１，５２の各エミツタを第４、第１のト
ランジスタ３４，３１の各ベースにそれぞれ接続
し、トランジスタ５５，５６の各エミツタを第
２、第３のトランジスタ３２，３３の各ベースに
それぞれ接続している。ここで、上記各ベース間
のオフセツト電圧を与えるためには、エミツタフ
オロワトランジスタ５１，５２間、及び５５，５
６間でたとえばエミツタ面積を異ならせて飽和電
流に所定比を与えるか、あるいは定電流源５３，
５４間、及び５７，５８間の電流に所定比を与え
るか、あるいはこれらを組み合わせればよい。さ
らに、この第５図の構成と前記第２図の構成とを
組み合わせることにより、上記Ｎの値を極めて大
きく設定することが可能となる。
示す。この第５図において、第１及び第２の差動
増幅器２１，２２の第１及び第４のトランジスタ
３１，３４のベース間、また、第３及び第２のト
ランジスタ３３，３２のベース間に、それぞれ所
定のオフセツト電圧を印加することにより、前記
iin，ioutの最大値を大きく保つたまま、入力端
子２６，２７間の入力差動電圧が０のときの定常
電流を減少させている。すなわち、第１の入力端
子２６は、エミツタフオロワトランジスタ５１，
５２の各ベースに接続され、これらのトランジス
タ５１，５２の各エミツタは、それぞれ定電流源
５３，５４に接続されている。また、第２の入力
端子２７は、エミツタフオロワトランジスタ５
５，５６の各ベースに接続され、これらのトラン
ジスタ５５，５６の各エミツタにそれぞれ定電流
源５７，５８が接続されている。さらに、トラン
ジスタ５１，５２の各エミツタを第４、第１のト
ランジスタ３４，３１の各ベースにそれぞれ接続
し、トランジスタ５５，５６の各エミツタを第
２、第３のトランジスタ３２，３３の各ベースに
それぞれ接続している。ここで、上記各ベース間
のオフセツト電圧を与えるためには、エミツタフ
オロワトランジスタ５１，５２間、及び５５，５
６間でたとえばエミツタ面積を異ならせて飽和電
流に所定比を与えるか、あるいは定電流源５３，
５４間、及び５７，５８間の電流に所定比を与え
るか、あるいはこれらを組み合わせればよい。さ
らに、この第５図の構成と前記第２図の構成とを
組み合わせることにより、上記Ｎの値を極めて大
きく設定することが可能となる。
次に、第６図は本発明の第３の実施例の要部を
示し、第１の差動増幅器２１の第１、第２のトラ
ンジスタ３１，３２の各エミツタ間に抵抗６１を
挿入接続し、この抵抗６１とトランジスタ３２の
エミツタとの接続点に第１の定電流源２３を接続
し、また、第２の差動増幅器２２の第３、第４の
トランジスタ３３，３４の各エミツタ間に抵抗６
２を挿入接続し、抵抗６２とトランジスタ３４と
の接続点に第２の定電流源２４を接続している。
この第６図の構成によつても、入力信号が０のと
きの定常電流（静止電流）を減少させることがで
きる。
示し、第１の差動増幅器２１の第１、第２のトラ
ンジスタ３１，３２の各エミツタ間に抵抗６１を
挿入接続し、この抵抗６１とトランジスタ３２の
エミツタとの接続点に第１の定電流源２３を接続
し、また、第２の差動増幅器２２の第３、第４の
トランジスタ３３，３４の各エミツタ間に抵抗６
２を挿入接続し、抵抗６２とトランジスタ３４と
の接続点に第２の定電流源２４を接続している。
この第６図の構成によつても、入力信号が０のと
きの定常電流（静止電流）を減少させることがで
きる。
第１図は本発明の先行技術となる電圧制御可変
利得回路の一例を示す回路図、第２図は本発明の
第１の実施例を示す回路図、第３図は第２図の要
部を取出して示す回路図、第４図は該実施例の動
作を説明するためのグラフ、第５図は本発明の第
２の実施例の要部を示す回路図、第６図は本発明
の第３の実施例の要部を示す回路図である。 ３…入力端子、４…入力信号源、５…出力端
子、７…利得制御誕子、８…演算増幅器、１２…
第１の電流分割回路、１３…第２の電流分割回
路、１４，１５…電流反転回路、２１…第１の差
動増幅器、２２…第２の差動増幅器、２３…第１
の定電流源、２４…第２の定電流源、３１…第１
のトランジスタ、３２…第２のトランジスタ、３
３…第３のトランジスタ、３４…第４のトランジ
スタ。
利得回路の一例を示す回路図、第２図は本発明の
第１の実施例を示す回路図、第３図は第２図の要
部を取出して示す回路図、第４図は該実施例の動
作を説明するためのグラフ、第５図は本発明の第
２の実施例の要部を示す回路図、第６図は本発明
の第３の実施例の要部を示す回路図である。 ３…入力端子、４…入力信号源、５…出力端
子、７…利得制御誕子、８…演算増幅器、１２…
第１の電流分割回路、１３…第２の電流分割回
路、１４，１５…電流反転回路、２１…第１の差
動増幅器、２２…第２の差動増幅器、２３…第１
の定電流源、２４…第２の定電流源、３１…第１
のトランジスタ、３２…第２のトランジスタ、３
３…第３のトランジスタ、３４…第４のトランジ
スタ。
Claims (1)
- 【特許請求の範囲】 １ 入力信号が供給される演算増幅器と、エミツ
タ共通トランジスタ対から成る第１及び第２の電
流分割回路と、上記第１の電流分割回路のトラン
ジスタ対の各コレクタにそれぞれの入力端子が接
続された第１及び第２の電流反転回路と、上記第
２の電流分割回路の一方の出力端子及び上記第１
の電流反転回路の出力端子から上記演算増幅器の
入力端子に帰還する手段と、上記第２の電流分割
回路の他方の出力端子及び第２の電流反転回路の
出力端子より出力を取り出す手段と、上記エミツ
タ共通トランジスタ対のベース間に制御信号を印
加する手段とを有する電圧制御可変利得回路にお
いて、 第１及び第２のトランジスタから成り、上記第
１のトランジスタのコレクタが上記第１の電流分
割回路の共通エミツタに接続された第１の差動増
幅器と、 この差動増幅器と電源供給端子の間に接続され
た第１の定電流源と、 第３及び第４のトランジスタから成り、上記第
２の電流分割回路の共通エミツタに上記第３のト
ランジスタのコレクタが接続された第２の差動増
幅器と、 この差動増幅器と上記電源供給端子の間に接続
された第２の定電流源とを具備し、 上記第１のトランジスタのベースに接続された
上記演算増幅器の出力端子に得られる出力信号電
圧が上記第３のトランジスタに接続されたバイア
ス電圧源の電圧に等しくなつたとき、上記第１及
び第２の電流分割回路の定常電流の和を上記第１
又は第２の定電流源の電流よりも小さくするよう
に上記第１及び第３のトランジスタを流れる電流
と上記第２及び第４のトランジスタを流れる電流
をそれぞれ異ならしめる構成としたことを特徴と
する電圧制御可変利得回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56156096A JPS5857807A (ja) | 1981-10-02 | 1981-10-02 | 電圧制御可変利得回路 |
| CA000411741A CA1189918A (en) | 1981-10-02 | 1982-09-20 | Voltage controlled variable gain circuit |
| US06/424,406 US4516081A (en) | 1981-10-02 | 1982-09-27 | Voltage controlled variable gain circuit |
| FR8216319A FR2514214B1 (fr) | 1981-10-02 | 1982-09-28 | Circuit a gain variable |
| DE3236334A DE3236334C2 (de) | 1981-10-02 | 1982-09-30 | Verstärkungsschaltung |
| GB08227875A GB2107948B (en) | 1981-10-02 | 1982-09-30 | Variable gain circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56156096A JPS5857807A (ja) | 1981-10-02 | 1981-10-02 | 電圧制御可変利得回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5857807A JPS5857807A (ja) | 1983-04-06 |
| JPH0322723B2 true JPH0322723B2 (ja) | 1991-03-27 |
Family
ID=15620216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56156096A Granted JPS5857807A (ja) | 1981-10-02 | 1981-10-02 | 電圧制御可変利得回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4516081A (ja) |
| JP (1) | JPS5857807A (ja) |
| CA (1) | CA1189918A (ja) |
| DE (1) | DE3236334C2 (ja) |
| FR (1) | FR2514214B1 (ja) |
| GB (1) | GB2107948B (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6091426A (ja) * | 1983-10-25 | 1985-05-22 | Iwatsu Electric Co Ltd | 電源装置 |
| JPS60103814A (ja) * | 1983-11-11 | 1985-06-08 | Toshiba Corp | 信号処理回路 |
| DE3785942T2 (de) * | 1986-01-10 | 1993-11-18 | Hitachi Ltd | Verstärkeranordnung für ein aktives Filter. |
| US4714871A (en) * | 1986-12-18 | 1987-12-22 | Rca Corporation | Level shifter for a power supply regulator in a television apparatus |
| JP2603968B2 (ja) * | 1987-10-12 | 1997-04-23 | 株式会社東芝 | 線形差動増幅回路 |
| JPH0250607A (ja) * | 1988-08-12 | 1990-02-20 | Sanyo Electric Co Ltd | 利得制御増幅回路 |
| DE3835499A1 (de) * | 1988-10-19 | 1990-04-26 | Philips Patentverwaltung | Schaltungsanordnung zum einstellen der amplitude eines signals |
| US5724519A (en) * | 1989-02-17 | 1998-03-03 | Hitachi, Ltd. | Complementary transistor circuit and amplifier and CRT display device using the same |
| US5245476A (en) * | 1989-03-14 | 1993-09-14 | Asahi Kogaku Kogyo Kabushiki Kaisha | Zoom lens barrel |
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| DE3024142A1 (de) * | 1980-06-27 | 1982-01-21 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Schaltungsanordnung mit zwei ueber kreuz gekoppelten differenzverstaerkern |
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-
1981
- 1981-10-02 JP JP56156096A patent/JPS5857807A/ja active Granted
-
1982
- 1982-09-20 CA CA000411741A patent/CA1189918A/en not_active Expired
- 1982-09-27 US US06/424,406 patent/US4516081A/en not_active Expired - Lifetime
- 1982-09-28 FR FR8216319A patent/FR2514214B1/fr not_active Expired
- 1982-09-30 GB GB08227875A patent/GB2107948B/en not_active Expired
- 1982-09-30 DE DE3236334A patent/DE3236334C2/de not_active Expired - Lifetime
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| GB2107948A (en) | 1983-05-05 |
| DE3236334A1 (de) | 1983-05-05 |
| GB2107948B (en) | 1985-07-10 |
| CA1189918A (en) | 1985-07-02 |
| FR2514214A1 (fr) | 1983-04-08 |
| FR2514214B1 (fr) | 1988-11-10 |
| JPS5857807A (ja) | 1983-04-06 |
| US4516081A (en) | 1985-05-07 |
| DE3236334C2 (de) | 1995-06-08 |
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