JP2622321B2 - 高周波数クロス接合折返しカスコード回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、差動電流転送によって
電圧利得を与える電流回路に関するものである。

【０００２】

【従来の技術】その作動が差動電流移動を含む電圧利得
段が開発されている。斯かる回路は演算幅器、比較器及
び電圧レベルシフト機能が差動電流移動によって達成さ
れる他の回路において有用である。

【０００３】斯かる機能を実行する公知の回路が図１に
示されている。差動入力電圧Ｖｉｎは一対の入力バイポ
ーラトランジスタＱ１及びＱ２のベースに印加される。
これらのトランジスタはｐｎｐデバイスとして示されて
いるが、この回路はまたｎｐｎトランジスタによって実
施することができる。電流源Ｉ１が正電圧バスＶ＋に接
続されており、入力電圧差に従って２つのトランジスタ
Ｑ１、Ｑ２の間に分割される電流を供給する。Ｑ１及び
Ｑ２のコレクタは負荷抵抗Ｒ１及びＲ２を通してそれぞ
れ負電圧バスＶ−に接続されている。Ｑ１及びＱ２によ
ってそれぞれの負荷抵抗に供給される電流量の差は第１
段の差動電流出力である。この回路はこの差動電流を第
２段において用いて全体の電圧利得を生成するように設
計されている。

【０００４】第２段がＱ２のすぐ右側に示されている。
これは破線２に包囲されて図示されているウィルソン電
流ミラー（Ｗｉｌｓｏｎ ｃｕｒｒｅｎｔ ｍｉｒｒｏ
ｒ）を含んでおり、これはバイポーラトランジスタＱ３
及びＱ４に一対のミラ−電流を供給する。Ｑ３及びＱ４
のコレクタ−エミッタ回路がＲ１及びＲ２に電流をそれ
ぞれ供給するように接続されている。全てがＶ＋とＶ−
の間で直列に接続されている電流源Ｉ２、ダイオード接
続トランジスタＱ５及び抵抗Ｒ３からなるバイアス回路
によって共通ベースバイアスがＱ３及びＱ４に確立され
ている。Ｑ５のベースがＱ３及びＱ４のベースに共通し
て接続されているが、これは後者の２つのトランジスタ
のベースバイアス電圧がＱ５の両端のベース−エミッタ
電圧とＲ３の両端の電圧の差に等しくなるようにするた
めである。Ｉ２及びＲ３はＲ３の両端の電圧がＲ１及び
Ｒ２の両端の電圧と理想的に等しくなるように選択され
る。

【０００５】第２段出力はＱ４のコレクタからライン４
に沿ってとられる。全てＶ＋とＶ−の間に直列に接続さ
れているバイポーラトランジスタＱ６及びＱ７並びに抵
抗Ｒ４からなる出力段が配設されている。第２段からの
出力ライン４がＱ６のベースに接続されており、一方Ｑ
７のベースはＱ３、Ｑ４及びＱ５に共通にバイアスされ
ている。最終回路出力ＶｏがＱ６のエミッタとＱ７のコ
レクタの間の接続からとられ、これらは両方共ｎｐｎト
ランジスタとして示されている。

【０００６】この回路の理想的な作動において、Ｑ３及
びＱ４を通して流れる電流の差はＱ２及びＱ１を通して
流れる電流の差に等しくなっているが、これはＲ１を流
れる全電流（Ｑ１及びＱ３からの電流の和）がＲ２を流
れる全電流（Ｑ２及びＱ４からの電流の和）と等しくな
るようにするためである。Ｒ１及びＲ２は通常等しい等
価インピーダンスであるが、これはＲ１及びＲ２両端の
電圧が理想的には等しくなるようにするためである。

【０００７】

【発明がを解決しようとす課題】図１の回路はダイナミ
ック入力条件の下では電流移動の誤差をこうむってい
る。先ず、この回路は平衡をとられており、Ｒ１を通る
（Ｑ１及びＱ３によって供給される）全電流がＲ２を通
る（Ｑ２及びＱ４によって供給される）全電流に等しい
と仮定する。次に、Ｑ１に対する相対的入力電圧が下降
し、その結果ソースＩ１によってＱ１からＱ２に向って
供給される電流にシフトが生じると仮定する。その結
果、Ｒ１及びＲ２を通る全電流並びにこれらの抵抗の両
端の電圧降下が一定に届まるように試みるようにするた
めにＱ３を通る電流が増大しＱ４を通る電流が減少す
る。しかしながら、Ｑ３及びＱ４を通るコレクタ−エミ
ッタ電流が変化すると、これらのトランジスタのベース
−エミッタ電流も変化するが、これはこれらが不飽和に
作動しているからである。その結果、Ｑ３及びＱ４から
の電流はそれらの所望値から逸脱し、Ｒ１及びＲ２を通
る電流は等しくならず、そして第１段から第２段へ電流
移動は１００％にならない。

【０００８】

【課題を解決するための手段】本発明は図１の回路のダ
イナミック電流移動作動を改善することを求めている。
本発明に関連のある別の先行技術の回路が図２に示され
ている。しかしながら図２は定常作動のためのものであ
り、全く異なった機能を果たしている。この回路はデュ
アル出力電流源であり、この中でデュアル出力電流が電
流源バイポーラトランジスタＱ８及びＱ９によってそれ
ぞれ負荷抵抗Ｒ５及びＲ６に供給される。Ｑ８及びＱ９
のためのバイアス回路が全て正バスＶ＋と負バスＶ−の
間で直列に接続されている電流源Ｉ３、ダイオード接続
トランジスタＱ１０及びＱ１１、及び抵抗Ｒ７からなる
回路によって形成されている。Ｑ８及びＱ９はＱ１０と
共通ベース接続を有しており従ってＱ１０を通してＩ３
から伝送される電流を比較的に反映している。ｎｐｎデ
バイスＱ８及びＱ９のエミッタはｎｐｎトランジスタＱ
１２及びＱ１３からなるクロス結合されたカスコート回
路によって抵抗Ｒ８及びＲ９を通してＶ−に接続されて
おり、Ｑ１２のコレクタ−エミッタ回路はＱ８及び及び
Ｒ８のエミッタ間に接続されており、Ｑ１３のコレクタ
−エミッタ回路はＱ９及びＲ９のエミッタ間に接続され
ている。Ｑ１２及びＱ１３は各々のベースを他方のコレ
クタに接続することによりクロス結合されている。

【０００９】Ｑ１２／Ｑ１３回路がないと、Ｒ８及びＲ
９の寸法とＱ８及びＱ９のエミッタ面積の両方を調整
し、これによりＲ５及びＲ６を通る出力電流を調節する
必要がある。クロス結合されたトランジスタＱ１２及び
Ｑ１３の付加によりＱ８及びＱ９のエミッタ領域を調節
して、Ｒ５及びＲ６を通る出力電流の比をＲ９／Ｒ８比
に対して実質的に一定の比率で保持する必要性がなくな
る。相対的定常出力電流の変化は、Ｑ８及びＱ９のエミ
ッタ面積を修正することなく、Ｒ８及び／又はＲ９の値
を変化することによりなされる。しかしながら、この回
路はＲ５及びＲ６を通る出力電流の比が連続的に変化す
るダイナミックモードに対して設計されていない。むし
ろ、出力電流比が設定されると、それは固定したままで
あり、抵抗Ｒ８及び／又はＲ９が修正されない限り変化
しない。

【００１０】

【発明の概略】本発明は図１の回路の電流位相効率を有
意に改善し、また、第２段利得トランジスタと入力段の
出力インピーダンスの間にクロス結合されたカスコード
回路を提供することによりその利得を増大する。これら
の付加的なトランジスタのコレクタ−エミッタ回路及び
ベースは電流が１つの入力トランジスタから他のトラン
ジスタにシフトする時に入力段負荷インピーダンスに供
給される全電流における変化を防ぐようにクロス結合さ
れている。これらの付加的なトランジスタは入力トラン
ジスタを流れる電流の変化から生じる出力トランジスタ
の両端のバイアス電流の変化に応答し、利得段から入力
段負荷インピーダンスへの電流を調節してこれにより負
荷インピーダンスを通る全電流を実質的に一定に維持す
る。このようにして負荷インピーダンスを通る電流を利
得段トランジスタの両端のバイアス電圧の変化と無関係
にすることにより、２つの段の間の電流転送効率と利得
の両方が改善される。２つの利得段トランジスタのため
のバイアス回路はそれらのベース電圧を負荷インピーダ
ンスの両端の電圧の上の約２ベース−エミッタ電圧降下
に保つ。

【００１１】

【実施例】本発明は図１の回路を改良し、入力と利得段
との間のより効率的な且つ正確な差動電流転送（ｄｉｆ
ｆｅｒｅｎｔｉａｌ ｃｕｒｒｅｎｔ ｔｒａｎｓｆｅ
ｒ）を行う。本発明の好ましい実施が図３に示されてお
り、図３において図１の回路のエレメントと共通のエレ
メントは同じ参照数字で示されている。

【００１２】図３の入力段はその全体の帯域幅、その相
互コンダクタンスｇｍ．その雑音特性及びその入力電圧
範囲を向上するために図１に示されている入力段から修
正されている。この修正は本発明の基本ではないが、こ
こでは発明の最良の態様として説明される。この修正は
Ｑ１及びＱ２のコレクタ−エミッタ回路にそれぞれ電流
を供給するために電流源Ｉ４及びＩ５の付加を含んでい
る。正電圧バスと抵抗Ｒ１，Ｒ２の間の付加的回路経路
が接合ＦＥＴ（ＪＦＥＴ）又は金属酸化物反導体ＦＥＴ
（ＭＯＳＦＥＴ）のどちらかとして実施され得る電界効
果トランジスタ（ＦＥＴ）Ｊ１，Ｊ２によって提供され
る。Ｊ１及びＪ２のソース−ドレイン回路には正バスＶ
＋に結合されている電流源Ｉ６によって電流が供給さ
れ、Ｊ３，Ｊ４ソース−ドレイン回路の反対側をＱ１／
Ｒ１及びＱ２／Ｒ２のための共通の接続にそれぞれ接続
されている。最後に、ダイオード接続バイポーラトラン
ジスタＤ１，Ｄ２の形にある一対のインピーダンスが電
流源Ｉ１からの電流をＱ１及びＱ２のエミッタ−コレク
タ回路にそれぞれ分割するために接続されている。Ｊ１
及びＪ２のゲートがＱ１及びＱ２のエミッタにＤ１及び
Ｄ２と共にそれぞれ接続されている。

【００１３】前記した入力段に於ては、前記段全体の相
互コンダクタンスを確立する際に、バイポーラトランジ
スタＱ１，Ｑ２のｇｍは、０．１ボルト以下程度の小さ
な信号入力についてはＦＥＴＪ１，Ｊ２のｇｍに対して
優越する。

【００１４】約０．１−１ボルト台のより大きな入力電
圧差の場合、入力段のためのｇｍはＪ３及びＪ４によっ
て支配される。斯くして入力段は約０．１ボルト（これ
より上でＱ１及びＱ２が飽和する）までの比較的低い入
力電圧差に対するバイポーラトランジスタＱ１，Ｑ２の
良好なｇｍ、周波数応答、帯域幅及び背景ノイズを約１
ボルトまでのより高い入力電圧差に対するＪＦＥＴ回路
のより高いスルーレート（ｓｌｅｗ ｒａｔｅ）と組合
わせる。この型式の相互コンダクタンス段は、１９９０
年１０月１５日に出願され且つ本発明の譲受人であるプ
レシションモノリシックス社に譲り受けられた、ジェー
ムズアールバットラ及びダグラスエススミスによる米国
特許第出願第５，０９１，７０１号「広いダイナミック
レンジ相互コンダクタンス段」により詳細に述べられて
いる。入力段は図１に図示のように実施され得るが、図
３の入力段が好ましい。

【００１５】第３の利得段はＱ３、Ｑ４と負荷インピー
ダンスＲ１、Ｒ２の間のクロス結合された折返しカスコ
ード回路の付加によって修正されている。ｎｐｎトラン
ジスタがＱ３及びＱ４に対して用いられる図示の回路に
おいて、カスコード回路はｎｐｎバイポーラトランジス
タＱ８及びＱ９からなっている。Ｑ８及びＱ９のコレク
タはＱ３及びＱ４のエミッタにそれぞれ接続されてお
り、Ｑ８及びＱ９のエミッタはＲ１及びＲ２にそれぞれ
接続されており、そしてそれらのベースはリード線６及
び８によってそれらのコレクタにクロス結合されてい
る。

【００１６】利得段のためのバイアス回路において、Ｑ
８及びＱ９によって引き起こされる付加的なベース−エ
ミッタ電圧降下を補償するために付加的なダイオード接
続バイポーラトランジスタＱ１０がＱ５及びＲ３の間に
直列に付加されている。Ｑ１０のベース（図１における
ようなＱ５のベースではなく）はＱ７のベースに共通的
に出力段において接続されている。Ｑ６のベース電流を
補償するために、斯くして第２段の出力に非常に高い入
力インピーダンスを供給するために出力段におけるＶ＋
とＱ６の間に付加的なトランジスタＱ１１が接続されて
いる。加うるに、破線１０に包囲されて図示されている
電圧バッファ電流利得出力段がＱ６とＱ７の間からとら
れた出力に接続されており、バッファ及び更なる電流利
得を提供する。

【００１７】図３の回路の作動をここで説明する。先
ず、Ｑ２に対する入力電圧がＱ１に対して相対的に減少
し、電流がそれに従ってＱ１からＱ２にシフトされたと
仮定する。その結果、Ｑ３を通る電流はＲ１を通る定電
流を維持するべく、Ｑ１を通る電流の減少を補償するこ
とを試みて増大する。Ｑ４を通る電流はＱ２を通る電流
の増大を補償して、且つＲ２を通る全電流を一定に維持
するために対応の量だけ降下しようと試みる。Ｑ３電流
の増大の故に、そのベース−エミッタ電圧降下は増大
し、これによりそのエミッタ電圧を下げる。逆に、Ｑ４
のベース−エミッタ電圧降下はその減少した電流の故に
下がり、これによりＱ４のエミッタ電圧を増大せしめ
る。Ｑ３に対する減少したエミッタ電圧はＱ９に対する
減少したベース電圧として現われ、一方Ｑ４に対する増
大したエミッタ−電圧はＱ８及びＱ９に対するクロス結
合されたカスコード接続によるＱ８のための増大した電
圧として現われる。その結果、Ｑ８のコレクタ電圧（Ｑ
３のエミッタ電圧に等しい）の減少はＱ８のベース電圧
の増大によって平衡になり、Ｑ９のコレクタ電圧（Ｑ４
のエミッタ電圧に等しい）の増大はＱ９のベース電圧の
減少によって平衡になる。この作動を観察する別の方法
は、Ｑ３からの余分な電流の増大を吸収するＱ９のベー
ス、並びにＱ４に対する余分な電流減少を供給するＱ８
のベースを視覚化することである。どちらの分析の場合
でも、その結果は負荷抵抗Ｒ１及びＲ２を通る全負荷電
流が一定になる（一次近似まで）。

【００１８】入力段における実質的に一定の差動負荷電
流の維持によって入力段と利得段との電流転送効率が向
上し、これは利得を約１３ｄｂだけ増大すると計算され
る。回路作動の直線性の改善も期待されるが、これはＱ
３及びＱ４の非直線ベース−エミッタ電圧特性がクロス
結合されたカスコード回路の付加によって略相殺される
からである。

【００１９】

【発明の効果】以上説明したように本発明の差動入力回
路は、それぞれの負荷インピーダンスを通して電流を供
給するように接続された一対の差動バイアス入力トラン
ジスタを有する入力段、及び入力電圧レベルの変化に対
してインピーダンス電流を一定に保つべく付加インピー
ダンスに付加的な電流を供給するために接続された第２
対のトランジスタを有する利得段を有している。利得段
トランジスタと付加インピーダンスとの間に接続された
クロス結合カスコード回路は回路のダイナミック作動の
機関中生じる付加インピーダンス電流の誤差を補償し、
斯くして利得、直線性、及びこれら２つの段の間の電流
転送効率を向上せしめる。

【図面の簡単な説明】

【図１】上記で論じた先行技術の作動入力電圧利得回路
の回路図である。

【図２】上記で論じた先行技術のデュアル出力電流源の
回路図である。

【図３】本発明の好ましい実施例の回路図である。

【符号の説明】

Ｑ１、Ｑ２ 入力バイポーラトランジスタ Ｒ１、Ｒ２ 負荷抵抗 ２ ウイルソン電流ミラー １０ 電流利得出力段

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 第１及び第２のバイポーラ入力トランジ
   スタ（Ｑ１、Ｑ２）と、 ダイオード接続バイポーラトランジスタ（Ｄ１、Ｄ２）
   に接続された電流源（Ｉ１）であって、該ダイオード接
   続バイポーラトランジスタ（Ｄ１，Ｄ２）は前記第１お
   よび第２のバイポーラ入力トランジスタ（Ｑ１、Ｑ２）
   のベース間に供給された差動電圧信号に従って前記電流
   源（Ｉ１）からの電流を前記第１及び第２のバイポーラ
   入力トランジスタ（Ｑ１、Ｑ２）のエミッターコレクタ
   回路間に分割するように接続され、 前記第１及び第２のバイポーラ入力トランジスタ（Ｑ
   １、Ｑ２）から該電流をそれぞれ受けるように接続され
   た第１および第２の負荷インピーダンス（Ｒ１、Ｒ２）
   と、を含む第１段と、 第１および第２のバイポーラ利得トランジスタ（Ｑ３、
   Ｑ４）であって、これらのベースは共通に接続され、こ
   れらのエミッタ・コレクタ回路は電流を前記第１および
   第２の負荷インピーダンス（Ｒ１、Ｒ２）に供給するよ
   うに接続され、前記第１および第２の負荷インピーダン
   ス（Ｒ１、Ｒ２）を通る電流の変化を防ぐことにより前
   記第１及び第２のバイポーラ入力トランジスタ（Ｑ１、
   Ｑ２）を通る電流の変化を補償すること、を含む第２段
   と、 を含む差動入力電圧利得回路において、 第３および第４のバイポーラ利得トランジスタ（Ｑ８、
   Ｑ９）であって、略々等しいエミッタ領域を有し、前記
   第１および第２のバイポーラ利得トランジスタ（Ｑ３、
   Ｑ４）からの電流をそれぞれ前記第１および第２の負荷
   インピーダンス（Ｒ１、Ｒ２）に結合するために前記第
   １および第２のバイポーラ利得トランジスタ（Ｑ３、Ｑ
   ４）にそれぞれカスコード回路式に接続され、前記第３
   のバイポーラ利得トランジスタ（Ｑ８）のコレクタ・エ
   ミッタ回路は前記第１のバイポーラ利得トランジスタ
   （Ｑ３）のコレクタ・エミッタ回路と前記第１の負荷イ
   ンピーダンス（Ｒ１）との間に直列に接続され、前記第
   ４のバイポーラ利得トランジスタ（Ｑ９）のコレクタ・
   エミッタ回路は前記第２のバイポーラ利得トランジスタ
   （Ｑ４）のコレクタ・エミッタ回路と前記第２の負荷イ
   ンピーダンス（Ｒ２）との間に直列に接続され、前記第
   ３および第４のバイポーラ利得トランジスタ（Ｑ８、Ｑ
   ９）のベースがこれらのコレクタ・エミッタ回路にクロ
   ス接続され、前記第１及び第２のバイポーラ入力トラン
   ジスタ（Ｑ１、Ｑ２）によつて前記第１および第２の負
   荷インピーダンス（Ｒ１、Ｒ２）に供給された電流が変
   化する時に前記第１および第２の負荷インピーダンス
   （Ｒ１、Ｒ２）に供給された全電流における変化を防止
   することを特徴とする差動入力電圧利得回路。
2. 【請求項２】 前記第１および第２のバイポーラ利得
   トランジスタ（Ｑ３、Ｑ４）のベース接続された共通バ
   イアス回路を更に含んでおり、前記バイアス回路が一対
   のダイオード接続バイポーラトランジスタ（Ｑ５、Ｑ１
   ０）のコレクターエミッタ回路及びインピーダンス（Ｒ
   ３）に直列に接続されている電流源（Ｉ２）を含んでお
   り、前記電流源（Ｉ２）及びインピーダンス（Ｒ３）の
   値が、前記第１および第２の負荷インピーダンスの両端
   の電圧が等しい時に、前記第１及び第２の負荷インピー
   ダンス（Ｒ１、Ｒ２）の両端電圧上のベース・エミッタ
   電圧の略々２倍の電圧降下であるベースバイアス電圧を
   前記第１および第２のバイポーラ利得トランジスタ（Ｑ
   ３、Ｑ４）に対して生成するように選択されていること
   を特徴とする請求項１の差動入力電圧利得回路。