JP7116599B2 - 撮像装置、半導体装置及びカメラ - Google Patents

Description

本発明は、撮像装置、半導体装置及びカメラに関する。

近年、ＣＭＯＳイメージセンサを撮像装置として用いたカメラの中に、撮像装置内で画素信号をアナログデジタル（Ａ／Ｄ）変換するものがある。撮像装置内でのＡ／Ｄ変換技術の１つとして、比較器で画素信号と経時変化する参照信号（例えばランプ信号）とを比較し、比較器の出力の変化に応じてデジタル信号を取得する手法が知られている（特許文献１）。さらに、比較器と前段回路との間にサンプルホールド（Ｓ／Ｈ）回路を設け、Ａ／Ｄ変換と並行して前段回路の動作を開始できるようにすることで、高速化を図る技術が知られている（特許文献２）。

特開２０１３－９０８７号公報 特開２００６－２０３９２９号公報

Ａ／Ｄ変換を行う間、変換対象のアナログ信号（例えば画素信号）の値は一定に維持される。しかし、Ａ／Ｄ変換期間中に制御パルスが発生すると、変換対象のアナログ信号や参照信号の値が変動し、Ａ／Ｄ変換の精度が低下する恐れがある。また、Ａ／Ｄ変換後のデジタル信号は撮像装置内のメモリ回路内に格納される。このデジタル信号の撮像装置外への読み出しに制御信号が影響する恐れがある。これらの結果、撮像装置によって得られる画質が低下する。本発明は、Ａ／Ｄ変換器を備える撮像装置によって得られる画質を向上するための技術を提供することを目的とする。

上記課題に鑑みて、撮像装置であって、入射光量に応じたアナログ信号を生成する画素回路と、帰還容量及び前記帰還容量をリセットするためのスイッチ素子を含み、前記画素回路で生成されたアナログ信号を増幅する増幅回路と、前記増幅回路によって増幅されたアナログ信号のサンプリング及びホールドを行うサンプルホールド回路と、前記サンプルホールド回路にホールドされているアナログ信号をデジタル信号に変換するＡ／Ｄ変換回路と、前記デジタル信号を格納するメモリ回路と、前記メモリ回路に格納されたデジタル信号を読み出す読出し回路と、前記スイッチ素子のオン・オフを制御するための制御信号を生成する制御回路と、を備え、前記制御回路は、前記アナログ信号のサンプリング期間中に前記スイッチ素子がオフである場合に、前記Ａ／Ｄ変換回路による前記アナログ信号の変換期間の前に前記制御信号の立ち上げを行い、前記変換期間の後かつ前記読出し回路による前記デジタル信号の読出し期間の前に前記制御信号の立ち下げを行うことを特徴とする撮像装置が提供される。

上記手段により、Ａ／Ｄ変換器を備える撮像装置によって得られる画質が向上する。

一部の実施形態の撮像装置の全体構成例を説明する図。 一部の実施形態の撮像装置の回路構成例を説明する図。 一部の実施形態の撮像装置の動作例を説明する図。 一部の実施形態の他の撮像装置の動作例を説明する図。 一部の実施形態の他の撮像装置の動作例を説明する図。 デジタル信号に変動が生じる場合を説明する図。 一部の実施形態の信号線の配置例を説明する図。

添付の図面を参照しつつ本発明の実施形態について以下に説明する。様々な実施形態を通じて同様の要素には同一の参照符号を付し、重複する説明を省略する。また、各実施形態は適宜変更、組み合わせが可能である。

図１を参照して、一部の実施形態に係る撮像装置１００の全体構成について説明する。撮像装置１００は、図１に示す構成要素を備える。画素アレイ１０１は、マトリクス状に配置された複数の画素回路ＰＸによって構成される。各画素回路ＰＸは、入射光量に応じたアナログ信号を生成する。垂直走査回路１０２は、画素アレイ１０１の各行を順に選択する。選択された行に含まれる各画素回路ＰＸのアナログ信号が、画素アレイ１０１の各列に対応する増幅回路１０３に読み出される。

増幅回路１０３は、画素回路ＰＸから読み出されたアナログ信号を所定のゲインで増幅してサンプルホールド回路１０４（図ではＳ／Ｈ回路）へ供給する。サンプルホールド回路１０４は、供給されたアナログ信号を保持する保持回路として機能する。具体的に、サンプルホールド回路１０４は、アナログ信号のサンプリングと、アナログ信号のホールドとを行う。サンプルホールド回路１０４からの出力信号は、バッファ回路１０５を介して比較回路１０８に供給される。バッファ回路１０５は、例えばソースフォロア回路で構成される。バッファ回路１０５は、自身へ入力された信号のインピーダンス変換を行う。それによって、比較回路１０８への入力の電位変動が抑制される。以下のバッファ回路１０７についても同様である。

参照信号生成回路１１１は、経時変化する参照信号を生成する。以下ではこのような参照信号の一例としてランプ信号を扱う。ランプ信号とは、時間の経過とともに一定の比率で変化する（本実施形態では増加する）信号のことである。参照信号生成回路１１１は、２種類のランプ信号ＲＡＭＰ＿Ｈ、ＲＡＭＰ＿Ｌを生成する。ランプ信号ＲＡＭＰ＿Ｈの時間変化率は、ランプ信号ＲＡＭＰ＿Ｌの時間変化率よりも高い。参照信号生成回路１１１は、信号線１１５を通じてランプ信号ＲＡＭＰ＿Ｌをセレクタ１０６へ供給し、信号線１１６を通じてランプ信号ＲＡＭＰ＿Ｈをセレクタ１０６へ供給する。

セレクタ１０６は、供給されたランプ信号ＲＡＭＰ＿Ｈ、ＲＡＭＰ＿Ｌのうちの一方を選択して出力する。セレクタ１０６の出力は、バッファ回路１０７を介して比較回路１０８へ供給される。比較回路１０８は、バッファ回路１０５からの入力とバッファ回路１０７からの入力との大小関係を比較し、比較結果に応じたレベルの信号を出力する。

カウンタ１１２は、制御信号φＥＮ信号がハイの間（すなわち、イネーブル期間）に、増加するカウント値を信号保持回路１０９へ供給する。信号保持回路１０９はメモリ回路を含んでおり、比較回路１０８の出力の値が切り替わった時点のカウント値をメモリ回路に格納する。このように、カウンタ１１２と比較回路１０８との組み合わせによってＡ／Ｄ変換回路１１４が構成される。Ａ／Ｄ変換回路は、サンプルホールド回路１０４にホールドされているアナログ信号をデジタル信号に変換する。信号保持回路１０９のメモリ回路はこのデジタル信号を格納する。

水平走査回路１１３は、複数の信号保持回路１０９を順に選択し、選択した信号保持回路１０９へ供給する制御信号φＨＴをハイに切り替える。これによって、メモリ回路に格納されたデジタル信号が読み出され、撮像装置１００の外部に出力される。タイミング生成回路１１０は、撮像装置１００の各回路に制御信号を生成し供給することによって動作を制御する。そのため、タイミング生成回路１１０は制御回路と呼ばれてもよい。

図２を参照して、撮像装置１００に含まれる増幅回路１０３、サンプルホールド回路１０４及びＡ／Ｄ変換回路１１４の具体的な回路構成の一例について説明する。画素回路ＰＸの回路構成は既存の構成であってもよいので詳細な説明を省略する。画素回路ＰＸは、例えば入射光を電荷に変換する光電変換素子と、電荷を電圧に変換するフローティングディフュージョン（ＦＤ）と、光電変換素子からＦＤに電荷を転送する転送トランジスタとを備える。画素回路ＰＸはさらに、ＦＤの電圧を増幅して読み出すためのソースフォロアを構成する増幅トランジスタと、信号線に信号を読み出す画素を選択するための選択トランジスタと、ＦＤの電位をリセットするためのリセットトランジスタとを備える。

増幅回路１０３は、演算増幅器２０４と、容量２０２、２０３、２０７、２０９と、トランジスタ２０１、２０５、２０６、２０８とを含む。画素回路ＰＸからのアナログ信号は容量２０３を介して演算増幅器２０４の反転入力端子に供給される。容量２０３の両端の間に、トランジスタ２０１と容量２０２とが直列に接続されている。演算増幅器２０４の反転入力端子と出力端子との間にトランジスタ２０５が接続されている。また、演算増幅器２０４の反転入力端子と出力端子との間に、トランジスタ２０６と容量２０７とが直列に接続されている。さらに、演算増幅器２０４の反転入力端子と出力端子との間に、トランジスタ２０８と容量２０９とが直列に接続されている。容量２０２、２０３は、画素回路ＰＸからの入力信号を受け取るので、入力容量と呼ばれうる。容量２０７、２０９は、演算増幅器２０４の出力のフィードバックに用いられるので、帰還容量と呼ばれうる。演算増幅器２０４の非反転入力端子には電圧Ｖｒｅｆが供給される。

トランジスタ２０１、２０５、２０６、２０８はそれぞれ例えばＭＯＳトランジスタである。トランジスタ２０１の制御端子にタイミング生成回路１１０から制御信号φＣＦ１が供給される。制御信号φＣＦ１のレベルによって、トランジスタ２０１のオン・オフが制御される。このように、トランジスタ２０１はスイッチ素子として機能する。以下の例では、制御信号φＣＦ１がローの場合にトランジスタ２０１がオフ（スイッチ素子が開いた状態）となり、制御信号φＣＦ１がハイの場合にトランジスタ２０１がオン（スイッチ素子が閉じた状態）となるとする。トランジスタ２０５、２０６、２０８も同様に、それぞれ制御信号φＣＡ、φＣＦ２、φＣＦ３によってオン・オフが制御される。トランジスタ２０１、２０６、２０８のそれぞれのオン・オフを切り替えることによって増幅回路１０３のゲインが調整される。なお、図２においてスイッチ用のトランジスタ２０１、２０５、２０６、２０８はＮＭＯＳ型で図示されているが、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを組み合わせた相補型スイッチ素子でもよい。

サンプルホールド回路１０４は、トランジスタ２１０と容量２１１とを含む。トランジスタ２１０は、増幅回路１０３とバッファ回路１０５との間に接続される。容量２１１の一方の端子は、トランジスタ２１０とバッファ回路１０５との間のノードに接続される。サンプルホールド回路１０４から出力されるアナログ信号をφＳＨＯＵＴと表す。トランジスタ２１０の制御端子にタイミング生成回路１１０から制御信号φＳＨが供給される。制御信号φＳＨのレベルによって、トランジスタ２１０のオン・オフが制御される。このように、トランジスタ２１０はスイッチ素子として機能する。以下の例では、制御信号φＳＨがローの場合にトランジスタ２１０がオフ（スイッチ素子が開いた状態）となり、制御信号φＳＨがハイの場合にトランジスタ２１０がオン（スイッチ素子が閉じた状態）となるとする。サンプルホールド回路１０４は、トランジスタ２１０がオンの間、増幅回路１０３からの出力信号を容量２１１に書き込むサンプリング状態となる。サンプルホールド回路１０４は、トランジスタ２１０がオフの間、容量２１１の信号を保持するホールド状態となる。なお、図２においてスイッチ用のトランジスタ２１０はＮＭＯＳ型で図示されているが、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを組み合わせた相補型スイッチ素子でもよい。

比較回路１０８は、非反転入力端子へ供給された信号と反転入力端子へ供給された信号との大小比較を行う。比較回路１０８は、非反転入力端子へ供給された信号の方が大きい場合にハイを出力し、反転入力端子へ供給された信号の方が大きい場合にローを出力する。比較回路１０８の出力をφＣＯＵＴと表す。

図３のタイミング図を参照して、撮像装置１００の動作の一例について説明する。ＶＲＡＭＰはセレクタ１０６から出力される電圧を表す。図３では、説明のために、ＶＲＡＭＰとφＳＨＯＵＴとを重ねて表す。また、以下の例で、タイミング生成回路１１０は、制御信号φＣＦ１、φＣＦ２、φＣＦ３を同じタイミングで制御するとする。そのため、制御信号φＣＦ１、φＣＦ２、φＣＦ３をまとめてφＣＦと表す。タイミング生成回路１１０は、増幅回路１０３のゲインを調整するために、制御信号φＣＦ１、φＣＦ２、φＣＦ３を個別に制御してもよい。

以下の例では、画素アレイ１０１の各画素回路ＰＸから増幅回路１０３へノイズ信号が読み出され、その後に画素信号が読み出される。ノイズ信号とは、入射光がない状態で画素回路ＰＸが生成する信号のことである。画素信号とは、入射光がある状態で画素回路ＰＸが生成する信号のことである。ノイズ信号及び画素信号はそれぞれアナログ信号である。画素回路ＰＸからノイズ信号及び画素信号を読み出す方法として既存の方法を用いてもよいので詳細な説明を省略する。

時刻ｔ１より前に、画素回路ＰＸからノイズ信号が読み出されているとする。この時点で、制御信号φＳＨがハイであるので、トランジスタ２１０がオン、すなわちサンプルホールド回路１０４がサンプリング状態である。そのため、ノイズ信号が増幅回路１０３によって増幅され、増幅された信号がサンプルホールド回路１０４によってサンプリングされる。サンプルホールド回路１０４の出力φＳＨＯＵＴは、ノイズ信号を表す。制御信号φＣＡ、φＣＦがローなので、トランジスタ２０１、２０５、２０６、２０８はいずれもオフである。すなわち、容量２０２、２０７、２０９は何れもノイズ信号の増幅に用いられない。

時刻ｔ１で、タイミング生成回路１１０は、制御信号φＳＨをハイからローに切り替える。それによって、サンプルホールド回路１０４の容量２１１にノイズ信号がホールドされる。

時刻ｔ２で、タイミング生成回路１１０は、制御信号φＥＮをローからハイに切り替える。これによって、カウンタ１１２はカウントを開始し、そのカウント値を信号保持回路１０９へ供給する。また、時刻ｔ２で、参照信号生成回路１１１は、ランプ信号ＲＡＭＰ＿Ｌの経時変化（すなわち増加）を開始する。この時点で、セレクタ１０６は、制御信号ＪＤＧがローなので、信号線１１５からの入力、すなわちランプ信号ＲＡＭＰ＿Ｌをバッファ回路１０７へ供給する。

時刻ｔ３で、ランプ信号ＲＡＭＰ＿Ｌの値がφＳＨＯＵＴを上回ると、比較回路１０８の出力がローからハイに反転する。これに応じて、信号保持回路１０９は、その時点のカウント値をノイズ信号のデジタル信号としてメモリ回路に格納する。

時刻ｔ４で、タイミング生成回路１１０は、制御信号φＥＮをハイからローに切り替える。これによって、カウンタ１１２はカウントを終了する。時刻ｔ５で、参照信号生成回路１１１は、ランプ信号ＲＡＭＰ＿Ｌの経時変化（すなわち増加）を終了し、初期値に戻す。これに応じて、比較回路１０８の出力もローに戻る。

時刻ｔ５からｔ６の間に、タイミング生成回路１１０は、垂直走査回路１０２を制御することによって、画素回路ＰＸから画素信号を読み出す。この画素信号が増幅回路１０３に供給される。

時刻ｔ６で、タイミング生成回路１１０は、制御信号φＳＨをローからハイに切り替える。これに応じて、サンプルホールド回路１０４はサンプリング状態となり、時刻ｔ７で、φＳＨＯＵＴが、増幅された画素信号を表すようになる。

時刻ｔ８で、参照信号生成回路１１１は、信号線１１５に閾値電圧を供給する。セレクタ１０６が信号線１１５からの信号を選択しているので、この閾値電圧はバッファ回路１０７を介して比較回路１０８の反転入力端子に供給される。閾値電圧は、画素信号との比較に用いられる値である。画素信号が閾値電圧よりも大きい場合（すなわち、φＣＯＵＴがローの場合）に、後続の処理において、ランプ信号ＲＡＭＰ＿Ｈを用いて画素信号のＡ／Ｄ変換が行われる。画素信号が閾値電圧以下の場合（すなわち、φＣＯＵＴがハイの場合）に、後続の処理において、ランプ信号ＲＡＭＰ＿Ｌを用いて画素信号のＡ／Ｄ変換が行われる。図３は、φＣＯＵＴがローの場合を示す。このように、信号保持回路１０９は、サンプルホールド回路１０４がサンプリング期間中に出力する信号の値と閾値との比較結果に応じて、Ａ／Ｄ変換回路１１４によって用いられるランプ信号を時間変化率を切り替えるためのパルスを生成する判定回路として機能する。時刻ｔ９で、参照信号生成回路１１１は、信号線１１５に供給する信号を初期値に戻す。

信号保持回路１０９は、時刻ｔ１０で制御信号φＪＤＧのパルスを立ち上げ、時刻ｔ１１で制御信号φＪＤＧのパルスを立ち下げる。このパルスを受けて、セレクタ１０６は、出力する信号を、信号線１１５からの入力から信号線１１６からの入力へ切り替える。

時刻ｔ１２で、タイミング生成回路１１０は、制御信号φＳＨをハイからローに切り替える。それによって、サンプルホールド回路１０４の容量２１１に画素信号がホールドされる。時刻ｔ１３で、タイミング生成回路１１０は、制御信号φＣＡをローからハイに切り替える。それによって、トランジスタ２０５がオンになり、演算増幅器２０４がリセットされる。時刻ｔ１４で、タイミング生成回路１１０は、制御信号φＣＦをローからハイに切り替える。それによって、トランジスタ２０１、２０６、２０８がそれぞれオンになり、容量２０２、２０７、２０９がそれぞれリセットされる。

時刻ｔ１５で、タイミング生成回路１１０は、制御信号φＥＮをローからハイに切り替える。これによって、カウンタ１１２はカウントを開始し、そのカウント値を信号保持回路１０９へ供給する。また、時刻ｔ１５で、参照信号生成回路１１１は、ランプ信号ＲＡＭＰ＿Ｈの経時変化（すなわち増加）を開始する。制御信号φＪＤＧのパルスが供給されたので、セレクタ１０６は、信号線１１６からの入力、すなわちランプ信号ＲＡＭＰ＿Ｈをバッファ回路１０７へ供給する。一方、図３で破線で示すように、制御信号φＪＤＧのパルスが供給されなかった場合に、セレクタ１０６は、信号線１１５からの入力、すなわちランプ信号ＲＡＭＰ＿Ｌをバッファ回路１０７へ供給する。

時刻ｔ１６で、ランプ信号ＲＡＭＰ＿Ｈの値がφＳＨＯＵＴを上回ると、比較回路１０８の出力がローからハイに反転する。これに応じて、信号保持回路１０９は、その時点のカウント値を画素信号のデジタル信号としてメモリ回路に格納する。

時刻ｔ１７で、タイミング生成回路１１０は、制御信号φＥＮをハイからローに切り替える。これによって、カウンタ１１２はカウントを終了する。時刻ｔ１８で、タイミング生成回路１１０は、制御信号φＣＦをハイからローに立ち下げる。これによって、トランジスタ２０１、２０６、２０８がオフになり、容量２０２、２０７、２０９のリセット状態が解除される。

時刻ｔ１９で、参照信号生成回路１１１は、ランプ信号ＲＡＭＰ＿Ｈの経時変化（すなわち増加）を終了し、初期値に戻す。これに応じて、比較回路１０８の出力もローに戻る。時刻ｔ２０で、水平走査回路１１３は、制御信号φＨＴをローからハイに立ち上げ、信号保持回路１０９に格納されているノイズ信号及び画素信号の読出しを開始する。時刻ｔ２１で、タイミング生成回路１１０は、制御信号φＳＨをローからハイに立ち上げる。時刻ｔ２２で、タイミング生成回路１１０は、制御信号φＣＡをハイからローに立ち下げる。

上記の動作では、画素信号のサンプリング期間中（時刻ｔ６～ｔ１２）にトランジスタ２０６、２０８がオフである。すなわち、画素信号の増幅に容量２０７、２０９（帰還容量）が使用されない。この場合に、タイミング生成回路１１０は、画素信号のＡ／Ｄ変換期間（時刻ｔ１５～ｔ１７）に重ならないように制御信号φＣＦの立ち上げ（時刻ｔ１４）及び立ち下げ（時刻ｔ１８）を行う。具体的に、タイミング生成回路１１０は、画素信号のＡ／Ｄ変換期間（時刻ｔ１５～ｔ１７）の前に制御信号φＣＦを立ち上げ（時刻ｔ１４）、画素信号のＡ／Ｄ変換期間の後に制御信号φＣＦを立ち下げる（時刻ｔ１８）。

トランジスタ２０６、２０８のオン・オフの切り替わりによって、電源変動又はサンプルホールド回路１０４越しにフィードスルーが発生する。画素信号のＡ／Ｄ変換期間中に制御信号φＣＦの立ち上げ及び立ち下げを行うと、この電源変動又はフィードスルーがＡ／Ｄ変換に影響を与え、正確なデジタル信号が得られないことがある。

図６に示すように、この場合のＡ／Ｄ変換データの値をデータＸとすると、例えば撮像装置がカラーセンサの場合にＲ、Ｇ、Ｂの各色で、データＸとなる光量が異なることになる。したがって、各色のいずれかがデータＸとなるような光量の光がセンサに入力されると、ホワイトバランスが崩れることになり、画像が不自然に色づいてしまう。例えば、白色光源の場合に、光量範囲６０１では被写体が緑に色づき、光量範囲６０２では被写体がマゼンタに色づくことになる。

本実施形態では、画素信号のＡ／Ｄ変換期間に重ならないように制御信号φＣＦの立ち上げ及び立ち下げを行うので、電源変動又はフィードスルーがＡ／Ｄ変換に影響をあたえることが抑制される。

さらに、タイミング生成回路１１０は、信号保持回路１０９からのデジタル信号の読出し（時刻ｔ２０～）に重ならないように制御信号φＣＦの立ち上げ（時刻ｔ１４）及び立ち下げ（時刻ｔ１８）を行う。具体的に、タイミング生成回路１１０は、信号保持回路１０９からの信号の読出し開始（時刻ｔ２０～）よりも前に制御信号φＣＦの立ち下げ（時刻ｔ１８）を行う。これによって、電源変動又はフィードスルーがデジタル信号の読出しに影響を与えることも抑制される。

また、制御信号φＪＤＧのパルス（時刻ｔ１０～ｔ１１）の立ち上げ（時刻ｔ１０）及び立ち下げ（時刻ｔ１１）の後に画素信号がホールドされる（時刻ｔ１２）。制御信号φＪＤＧのパルスは、バッファ回路１０７のバイアス線２１３などを介して、他の列のサンプルホールド回路１０４の入力ノードにクロストーク雑音などの影響を与える。そのため、制御信号φＪＤＧのパルスの発生時刻がサンプルホールド回路１０４のホールド期間と重なると、比較回路１０８の入力ノードの電位変動が大きくなり、正確なデジタル信号が得られないことがある。本実施形態では、制御信号φＪＤＧのパルスの立ち上げ及び立ち下げの後に画素信号がホールドされる（時刻ｔ１２）ので、このような影響を抑制できる。

また、本実施形態の構成では、サンプルホールド回路１０４と比較回路１０８との間にバッファ回路１０５が設けられているので、比較回路１０８の入力ノードでの電位変動を抑制できる。そのため、制御信号φＪＤＧによる他の列回路へのクロストーク雑音の影響を低減できる。

以上のように、本実施形態によれば、高フレームレート及び高ダイナミックレンジを維持したまま、画質低下を抑制できる。上記の例では、カウンタ１１２のイネーブル期間（時刻ｔ１５～ｔ１７）をＡ／Ｄ変換回路１１４の変換期間とした。ランプ信号が経時変化する期間（時刻ｔ１５～ｔ１９）がカウンタ１１２のイネーブル期間よりも短い場合に、ランプ信号が経時変化する期間をＡ／Ｄ変換回路１１４の変換期間としてもよい。時刻ｔ２０の動作と時刻ｔ２１の動作と時刻ｔ２２の動作とは、任意の順番で行われてもよいし、一部又は全部が同時に行われてもよい。時刻１３の動作と時刻ｔ１４の動作とは、逆順に行われてもよいし、同時に行われてもよい。

図４を参照して、撮像装置１００の動作の変形例について説明する。図３で説明した動作と同様の部分については重複する説明を省略し、相違点について説明する。図４の動作例において、タイミング生成回路１１０は、時刻ｔ１８で制御信号φＣＦを立ち下げる代わりに、時刻ｔ１４と時刻ｔ１５の間の時刻ｔ１４’で制御信号φＣＦを立ち下げる。すなわち、タイミング生成回路１１０は、画素信号の変換期間（時刻ｔ１５～ｔ１７）の前に制御信号φＣＦの立ち上げ（時刻ｔ１４）及び立ち下げ（時刻ｔ１４’）を行う。

図５を参照して、撮像装置１００の動作の別の変形例について説明する。図３で説明した動作と同様の部分については重複する説明を省略し、相違点について説明する。図５の動作例において、タイミング生成回路１１０は、時刻ｔ１４で制御信号φＣＦを立ち上げる代わりに、時刻ｔ１７と時刻ｔ１８の間の時刻ｔ１７’で制御信号φＣＦを立ち上げる。すなわち、タイミング生成回路１１０は、画素信号の変換期間（時刻ｔ１５～ｔ１７）の後に制御信号φＣＦの立ち上げ（時刻ｔ１７’）及び立ち下げ（時刻ｔ１８）を行う。

上述の実施形態の更なる変形例について説明する。以下の変形例はどの実施形態に対しても適用可能である。上述の実施形態では、画素アレイ１０１の各列の画素から一方向（図１では下方向）に信号が読み出された。これに代えて、画素アレイ１０１の各列の画素の一部（例えば、奇数行にある画素）からある方向（例えば上方向）に信号が読み出され、他の一部（例えば、偶数行にある画素）から別の方向（例えば下方向）に読み出されてもよい。別個の方向に読み出された信号は、別個の増幅回路１０３で増幅され、それぞれ後続の処理が行われる。

例えば、図７に示すように、画素アレイ１０１の画素回路ＰＸがベイヤ配列で配置されているとする。ベイヤ配列では、緑・青・赤が２：１：１の比率で配置される。図７では、赤のカラーフィルタが配された画素を画素Ｒ、青のカラーフィルタが配された画素を画素Ｂと表す。さらに、画素Ｒの横に配置されている緑のカラーフィルタが配された画素を画素Ｇｒ、画素Ｂの横に配置されている緑のカラーフィルタが配された画素を画素Ｇｂと表す。

画素Ｇｂで生成された画素信号は、信号線７０１を通じて画素アレイの下方に位置する増幅回路に読み出される。画素Ｒで生成された画素信号は、信号線７０２を通じて画素アレイの上方に位置する増幅回路に読み出される。画素Ｇｒで生成された画素信号は、信号線７０３を通じて画素アレイの上方に位置する増幅回路に読み出される。画素Ｂで生成された画素信号は、信号線７０４を通じて画素アレイの下方に位置する増幅回路に読み出される。

垂直走査回路１０２は、隣接する２行の画素から信号を同時に読み出す。すなわち、画素Ｒと、画素Ｇｒと、画素Ｇｂと、画素Ｂとから同時に信号が読み出される。画素Ｒと画素Ｇｒのペアが上方に読み出され、画素Ｂと画素Ｇｂのペアが下方に読み出される。

例えば、被写体が白色光などの光源の場合に、画素Ｇｒ、Ｇｂのカラーフィルタは画素Ｂ、Ｒのカラーフィルタよりも感度が高いため、画素Ｇｒ、Ｇｂは画素Ｂ、Ｒよりも後の時刻で輝度判定が行われる。上記の構成では、画素Ｇｒと画素Ｇｂとを別々の方向に読み出し、画素Ｂと画素Ｒとを別々の方向に読み出すので、輝度判定が行われる時刻を分散でき、共通配線へのクロストーク雑音の影響を上下の増幅回路で均一にできる。したがって、図７に示す接続構成により、画質劣化を抑制できる。

以下、上記の各実施形態に係る撮像装置の応用例として、該撮像装置が組み込まれたカメラについて例示的に説明する。カメラの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に備える装置（例えば、パーソナルコンピュータ、携帯端末）も含まれる。カメラは、上記の実施形態として例示された本発明に係る撮像装置と、該撮像装置から出力される信号に基づく情報を処理する信号処理部とを含む。該処理部は、画像データであるデジタル信号を処理するプロセッサを含みうる。該プロセッサは、撮像装置の焦点検出機能を有する画素からの信号に基づいてデフォーカス量を計算し、これに基づいて撮像レンズの焦点調節を制御するための処理を行いうる。上記画像データを生成するＡ／Ｄ変換器は、撮像装置が備えることができる他、撮像装置とは別に設けることができる。例えば、画素アレイ１０１を含む第１の基板と、増幅回路１０３、サンプルホールド回路１０４及びＡ／Ｄ変換回路１１４など、画素アレイ１０１以外の回路を含む第２の基板とが、積層される。第いわゆる積層型センサとしても良い。この実施例では、第２の基板は積層用の半導体装置であり、画質向上の効果は第２の基板のみで得ることができる。

１００ 撮像装置、１０３ 増幅回路、１０４ サンプルホールド回路、１１４ Ａ／Ｄ変換回路

Claims (5)

1. 撮像装置であって、
   入射光量に応じたアナログ信号を生成する画素回路と、
   帰還容量及び前記帰還容量をリセットするためのスイッチ素子を含み、前記画素回路で生成されたアナログ信号を増幅する増幅回路と、
   前記増幅回路によって増幅されたアナログ信号のサンプリング及びホールドを行うサンプルホールド回路と、
   前記サンプルホールド回路にホールドされているアナログ信号をデジタル信号に変換するＡ／Ｄ変換回路と、
   前記デジタル信号を格納するメモリ回路と、
   前記メモリ回路に格納されたデジタル信号を読み出す読出し回路と、
   前記スイッチ素子のオン・オフを制御するための制御信号を生成する制御回路と、を備え、
   前記制御回路は、前記アナログ信号のサンプリング期間中に前記スイッチ素子がオフである場合に、前記Ａ／Ｄ変換回路による前記アナログ信号の変換期間の前に前記制御信号の立ち上げを行い、前記変換期間の後かつ前記読出し回路による前記デジタル信号の読出し期間の前に前記制御信号の立ち下げを行うことを特徴とする撮像装置。
2. 前記Ａ／Ｄ変換回路は、参照信号及びカウンタを用いてＡ／Ｄ変換を行い、
   前記Ａ／Ｄ変換回路の前記変換期間は、前記カウンタのイネーブル期間であることを特徴とする請求項１に記載の撮像装置。
3. 前記Ａ／Ｄ変換回路は、参照信号及びカウンタを用いてＡ／Ｄ変換を行い、
   前記Ａ／Ｄ変換回路の前記変換期間は、前記参照信号が経時変化する期間であることを特徴とする請求項１又は２に記載の撮像装置。
4. 請求項１乃至３のいずれか１項に記載の撮像装置と、
   前記撮像装置によって得られた信号を処理する信号処理部と、
   を備えることを特徴とするカメラ。
5. 帰還容量及び前記帰還容量をリセットするためのスイッチ素子を含み、光電変換に応じて生成されたアナログ信号を増幅する増幅回路と、
   前記増幅回路によって増幅されたアナログ信号のサンプリング及びホールドを行うサンプルホールド回路と、
   前記サンプルホールド回路にホールドされているアナログ信号をデジタル信号に変換するＡ／Ｄ変換回路と、
   前記デジタル信号を格納するメモリ回路と、
   前記メモリ回路に格納されたデジタル信号を読み出す読出し回路と、
   前記スイッチ素子のオン・オフを制御するための制御信号を生成する制御回路と、を備え、
   前記制御回路は、前記アナログ信号のサンプリング期間中に前記スイッチ素子がオフである場合に、前記Ａ／Ｄ変換回路による前記アナログ信号の変換期間の前に前記制御信号の立ち上げを行い、前記変換期間の後かつ前記読出し回路による前記デジタル信号の読出し期間の前に前記制御信号の立ち下げを行うことを特徴とする積層用の半導体装置。

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