JP2023111020A - 撮像素子の制御方法、撮像素子及びプログラム - Google Patents

Abstract

【課題】ＣＭＯＳイメージセンサにおけるＡＤ変換回路の量子化誤差に起因する固定パターンノイズを低減する撮像素子の制御方法を提供する。【解決手段】撮像素子は、少なくとも、光電変換部と、フローティングディフュージョンと、フローティングディフュージョンの電圧をリセットする第一リセットスイッチと、をそれぞれ有して行列状に配置された複数の画素を有する撮像素子は、画素列ごとに配置された、垂直信号線、垂直信号線と接続されるクランプ容量、クランプ容量をリセットする第二リセットスイッチと、をそれぞれ有する列回路を備える。第一リセットスイッチによるリセット解除タイミングと第二リセットスイッチによるリセット解除タイミングとの間の時間を、設定値に応じて変更する。【選択図】図３

Description

本発明は、撮像素子の制御方法、撮像素子及びプログラムに関し、特に撮像素子の信号読み出し駆動制御方法に関する。

従来、デジタルカメラなどに用いられる撮像素子では、いわゆる、カラムＡＤ変換方式のＣＭＯＳイメージセンサが知られている。カラムＡＤ変換方式のＣＭＯＳイメージセンサでは、行列状に配置された画素の列ごとに配置されたＡＤ変換回路を使って、画素のアナログ信号をＡＤ変換して順次読み出す。例えば、特許文献１では、カラムＡＤ変換方式のＣＭＯＳイメージセンサの構成が開示されている。

特開２０１６－５４４２４号公報

しかしながら、上述の特許文献１に開示された従来技術では、ＡＤ変換回路の量子化誤差が固定パターンノイズとなって画質を悪化させることがある。

本発明は上述した課題を鑑みてなされたものであり、ＣＭＯＳイメージセンサにおけるＡＤ変換回路の量子化誤差に起因する固定パターンノイズを低減する撮像素子の制御方法を提供することを目的とする。

上記の目的を達成するために、本発明における撮像素子の制御方法は、光電変換部と、前記光電変換部で生成した電荷を保持可能であるフローティングディフュージョンと、前記フローティングディフュージョンの電圧をリセットする第一リセットスイッチと、前記フローティングディフュージョンの電圧に応じた画素信号を出力するソースフォロワと、をそれぞれ有して行列状に配置された複数の画素と、画素列ごとに配置された、前記複数の画素の前記ソースフォロワと接続される垂直信号線と、前記垂直信号線と接続されるクランプ容量と、前記クランプ容量をリセットする第二リセットスイッチと、をそれぞれ有する列回路と、を備えた撮像素子の制御方法であって、前記第一リセットスイッチによるリセット解除タイミングと前記第二リセットスイッチによるリセット解除タイミングとの間の時間を、設定値に応じて変更することを特徴とする。

本発明によれば、ＣＭＯＳイメージセンサにおけるＡＤ変換回路の量子化誤差に起因する固定パターンノイズを低減する撮像素子の制御方法を提供することができる。

第１実施形態に係る撮像素子の構成を示すブロック図。 第１実施形態に係る撮像素子の等価回路図。 第１実施形態に係る撮像素子の駆動タイミングチャート。 第１実施形態に係る撮像素子の制御テーブル。 第２実施形態に係る撮像素子の等価回路図。 第２実施形態に係る撮像素子の駆動タイミングチャート。 第２実施形態に係る撮像素子の制御テーブル。 第３実施形態に係る撮像素子の等価回路図。 第３実施形態に係る撮像素子の駆動タイミングチャート。 第３実施形態に係る撮像素子の制御テーブル。 第４実施形態に係る撮像素子の等価回路図。 第４実施形態に係る撮像素子の駆動タイミングチャート。 第４実施形態に係る撮像素子の制御テーブル。

以下、添付図面を参照して本発明の実施形態を詳しく説明する。なお、以下の実施形態は、特許請求の範囲に係る本発明を限定するものでなく、また本実施形態で説明されている特徴の組み合わせの全てが本発明の解決手段に必須のものとは限らない。

［第１実施形態］
図１は、第１実施形態に係る撮像素子の構成を示すブロック図である。図１に示すように、本実施形態の撮像素子１００は、カラムＡＤ変換方式のＣＭＯＳイメージセンサとして知られる構成である。撮像素子１００は、画素部１０１、垂直走査部１０２、列アンプ部１０３、ＡＤ変換部１０４、画素１０５、垂直信号線１０６、出力部１０７を含む。本実施形態の撮像素子１００は、画素列ごとに設けられた垂直信号線１０６、列アンプ部１０３、ＡＤ変換部１０４等から構成される列読み出し回路（列回路）を備えている。

画素部１０１には、光学系により結像された光学像を受光する画素１０５が複数あり、複数の画素１０５が行列状に配置されている。説明のため、垂直方向６行、水平方向８列、のみの画素部１０１を示したが、画素部１０１は、実際には、さらに多くの画素１０５によって構成される。

垂直走査部１０２は、画素部１０１の複数の行を垂直方向に順次選択し、複数の駆動パルス信号を各画素に与える。こうして各画素の電圧信号は垂直信号線１０６を介して列アンプ部１０３に出力される。列アンプ部１０３は、入力された各画素の電圧信号を所定のゲインで増幅して出力する。

ＡＤ変換部１０４は、入力された列アンプ部１０３の電圧信号を、所定のｂｉｔ数でＡＤ変換して、デジタル信号値に変換する。ここでＡＤ変換方式は、シングルスロープ型が一般的に用いられる。シングルスロープ型では、時間に対して一定の比率で電圧が変化するランプ信号と、画素の電圧信号とを比較して、信号の大小関係が反転したタイミングのカウント値をメモリに記録することによって、デジタル信号値を得る。また、本実施形態におけるＡＤ変換部１０４は、いわゆるＣＤＳ動作を行うための複数のデジタルメモリと差分処理回路を含むＣＤＳ処理部を有する。

なお、ＣＤＳ動作とは、相関２重サンプリング（Correlated Double Sampling）動作である。ＣＤＳ動作において、ＡＤ変換部１０４は、フローティングディフュージョンにおけるリセット電圧レベルに応じた画素信号をＡＤ変換してＮ信号とする。また、ＡＤ変換部１０４は、フローティングディフュージョンにおけるリセット電圧レベルに光電変換部２０１（後述）の蓄積電荷を加えた電圧レベルに応じた画素信号をＡＤ変換してＳ信号とする。ＡＤ変換部１０４は、Ｎ信号への変換と、Ｓ信号への変換とを、順次ＡＤ変換する。

出力部１０７は、各画素のデジタル信号値を撮像素子１００の外部へ、所定の信号フォーマットに変換して伝送路から出力する。

図２は、第１実施形態に係る撮像素子の等価回路図である。説明のため、１つの画素と、その画素の信号の出力経路のみを示した。図２に示すように、画素１０５は、光電変換部２０１、転送スイッチ２０２、フローティングディフュージョン２０３、リセットスイッチ２０４、ソースフォロワトランジスタ２０５、選択スイッチ２０６、を含む構成である。以下、フローティングディフュージョンをＦＤと称し、ソースフォロワトランジスタをＳＦと称す。この構成は、４トランジスタ型のＣＭＯＳイメージセンサの画素として知られている。

列アンプ部１０３は、反転アンプ２０８、クランプ容量２０９、クランプスイッチ２１０、フィードバック容量２１１、ゲイン切替スイッチ２１２を含む構成である。

次に、画素１０５の詳細構成を説明する。光電変換部２０１は、受光量に応じた信号電荷を生成して蓄積するフォトダイオードとして機能する。転送スイッチ２０２は、信号パルスＰＴＸにより駆動され、光電変換部２０１で蓄積された信号電荷を、ＦＤ２０３に転送する。

ＦＤ２０３は、光電変換部２０１で生成され光電変換部２０１から転送された信号電荷を保持可能であり、電荷保持部として機能する。またＦＤ２０３は、保持した電荷を電圧信号に変換する電荷電圧変換部としても機能する。

リセットスイッチ２０４（第一リセットスイッチ）は、信号パルスＰＲＥＳにより駆動され、ＦＤ２０３の電荷を電源ノードＶＤＤに排出して、ＦＤ２０３の電圧をリセット可能な構成となっている。リセットスイッチ２０４は、ＦＤ２０３の電圧をリセットする。

ＳＦ２０５は、ＦＤ２０３の電圧に応じた信号を、画素の電圧信号（画素信号）として垂直信号線１０６に出力する。ＳＦ２０５は、垂直信号線と接続された定電流源２０７と共に、ソースフォロワ回路を構成している。

選択スイッチ２０６は、信号パルスＰＳＥＬによって駆動され、ＳＦ２０５と垂直信号線１０６を接続する。垂直信号線１０６に出力された画素の電圧信号は、列アンプ部１０３で電圧増幅された後、さらに後段のＡＤ変換部１０４へ出力される。

反転アンプ２０８は、クランプ容量２０９および複数のフィードバック容量２１１と共に、入力電圧信号を所定ゲインで増幅するゲインアンプを構成している。このゲインは、クランプ容量２０９とフィードバック容量２１１との比で決定されるため、ゲイン切替スイッチ２１２の動作状態を切り替えることで、その設定ゲインを切り替え可能な構成となっている。すなわち、本実施形態の列回路は、クランプ容量２０９と接続された反転アンプ２０８を備え、反転アンプ２０８における設定ゲインの設定値を変更することが可能な構成である。

図２では、説明のため、フィードバック容量２１１として、２つのフィードバック容量２１１ａと２１１ｂを示し、ゲイン切替スイッチ２１２として、２つのゲイン切替スイッチ２１２ａと２１２ｂのみを図示した。しかし、フィードバック容量２１１やゲイン切替スイッチ２１２を更に用いることで、多段の設定ゲイン切り替えが可能となる。

図３は、第１実施形態に係る撮像素子の駆動タイミングチャートである。説明のため、単位行読み出し期間中の図２にかかわる駆動信号パルスのみを示した。信号パルスＨＤは、水平同期信号である。また、図３における信号パルスＨＤ、ＰＳＥＬ、ＰＲＥＳ、ＰＣ０Ｒ、ＰＴＸは、デジタル信号波形である。いずれも、各信号波形のＨｉｇｈレベルの状態（以下、Ｈ状態）またはＬｏｗレベルの状態（以下、Ｌ状態）を示している。また、図３における垂直信号線１０６電圧は、アナログ信号波形であり、読み出し動作中の連続的な電圧状態を例示している。以下では、各タイミングＴにおける各信号波形の状態をＨ状態またはＬ状態にて示す。

Ｔ３０１で、撮像素子１００が信号パルスＨＤの立ち下りエッジを受信したことに応じて、垂直走査部１０２によって単位行の画素信号読み出しが開始される。

Ｔ３０２で、信号パルスＰＳＥＬがＨ状態になると、選択スイッチ２０６がＯＮされて、ＳＦ２０５と垂直信号線１０６とが接続状態となる。

Ｔ３０３で、信号パルスＰＲＥＳがＬ状態になると、リセットスイッチ２０４がＯＦＦされて、ＦＤ２０３がリセット電圧レベルにリセットされる。

Ｔ３０３からＴ３０４ｄの期間では、信号パルスＰＲＥＳがＬ状態、信号パルスＰＣ０ＲがＨ状態になることで、ＦＤ２０３のリセット電圧レベルに応じた画素信号がクランプ容量２０９にクランプされる。このクランプ動作では、ＦＤ２０３のリセット電圧レベルのリセットノイズ（主としてｋＴＣノイズ成分）によって列アンプ部１０３の動作電圧レンジを外れてしまうことを抑制している。一方で、第１実施形態では信号パルスＰＣ０Ｒ立ち下げタイミングＴ３０４ｄを、列アンプ部１０３の設定ゲインに応じてＴ３０４ａ、Ｔ３０４ｂ、Ｔ３０４ｃに変化させるように制御することに特徴がある。詳細は後述する。信号パルスＰＣ０Ｒの立ち下げは、クランプ容量２０９をリセットするクランプスイッチ２１０（第二リセットスイッチ）によって行う。クランプスイッチ２１０は、列アンプ部１０３の入出力を接続するスイッチである。

Ｔ３０５で、ＡＤ変換部１０４がリセット電圧レベルに対してＡＤ変換を行い、得られたデジタル信号値を「Ｎ信号」としてデジタルメモリに保持する。

Ｔ３０６からＴ３０７の期間では、信号パルスＰＴＸがＨ状態になることで、ＦＤ２０３のリセット電圧レベルに光電変換部２０１の蓄積電荷が加わった後の電圧レベルに基づく画素信号が垂直信号線１０６に出力される。

Ｔ３０８で、ＡＤ変換部１０４が上記画素信号に対してＡＤ変換を行い、このデジタル信号値を「Ｓ信号」としてデジタルメモリに保持する。

上記Ｓ信号とＮ信号は、いわゆるＣＤＳ動作として「Ｓ信号－Ｎ信号」の差分処理された後に、出力部１０７を介して信号出力されることになる。

ここで改めて、第１実施形態の特徴であるＰＣ０Ｒの立ち下げタイミングの制御についての詳細を述べる。図３では、信号パルスＰＣ０Ｒの立ち下げタイミングがＴ３０４ａ、Ｔ３０４ｂ、Ｔ３０４ｃに変化した場合のタイミングチャートをそれぞれ破線で示している。なお、立ち下げタイミングとは、各信号パルスをＨ状態からＬ状態に変更するタイミングのことである。本実施形態とは、リセットスイッチ２０４によるリセット解除タイミングとクランプスイッチ２１０によるリセット解除タイミングとの間の時間を、撮影条件に関する設定値に応じて変更する。

Ｔ３０４ｄでは垂直信号線１０６の電圧がリセット電圧レベルの状態に静定しているのに対して、Ｔ３０４ａ、Ｔ３０４ｂ、Ｔ３０４ｃでは、リセット電圧レベルよりも高い静定前の状態である。すると、クランプ容量２０９にはリセットノイズが未確定状態の電圧がクランプされることになり、クランプ容量２０９にクランプされた電圧と静定後の電圧に「ずれ」が生じる。この場合「ずれ」を含んだ電圧信号がＡＤ変換部１０４に入力されてＮ信号が得られることになる。また、この「ずれ」はランダムなリセットノイズに基づく「ずれ」であるので、画素ごとかつフレームごとにばらつく。

ところで、Ｔ３０４ｄで信号パルスＰＣ０Ｒを立ち下げてリセットノイズが完全にクランプされると、列ごとのＡＤ変換回路に固有の量子化誤差が毎フレーム発生する。このため、カラムＡＤ変換方式のセンサでは垂直方向に筋状の固定パターンノイズが生じる。量子化誤差は光量に依存しないため、特に信号レベルの小さい暗部でこの量子化誤差が縦筋状の固定パターンノイズとなって画質を悪化させることがある。また、この量子化誤差はＡＤ変換回路におけるＡＤ変換処理のｂｉｔ数の少ない場合で顕著となる。そこで、本実施形態の撮像素子の制御方法は、このＮ信号を画素ごとかつフレームごとにばらつかせることで、量子化誤差に起因する固定パターンノイズを改善させている。

量子化誤差の量は、列アンプ部１０３の設定ゲインに依存しない。このため特に列アンプ部１０３が低ゲイン設定である場合はランダムノイズが小さくて、量子化誤差起因の固定パターンノイズが画質に影響し易いため、信号パルスＰＣ０Ｒの立ち下げタイミングをＴ３０４ａ、Ｔ３０４ｂ、Ｔ３０４ｃにすることが有効である。また、低ゲイン設定であればクランプされないリセットノイズ成分が列アンプ部１０３に入力されたとしても、列アンプ部１０３の動作電圧レンジを外れてしまうことは起きない。

高ゲイン設定の場合には、ランダムノイズが大きくて、量子化誤差起因の固定パターンノイズが画質には影響し難い。その上、クランプされなかったリセットノイズ成分が更にゲイン倍されて列アンプ部１０３動作電圧レンジを外れることがある。このため、信号パルスＰＣ０Ｒの立ち下げタイミングをＴ３０４ｄにすることが好ましい。列アンプ部１０３の動作電圧レンジを外れると高輝度部の信号が黒沈みして著しい画質劣化を起こすため、これを避けるべきである。

なお、信号パルスＰＣ０Ｒの立ち下げタイミングをＴ３０４ａ、Ｔ３０４ｂ、Ｔ３０４ｃにすることでクランプされないリセットノイズ成分は、Ｎ信号とＳ信号のそれぞれに含まれる。すると、前述のＣＤＳ動作によって除去されることになる。このため、信号パルスＰＣ０Ｒの立ち下げタイミングをＴ３０４ｄからＴ３０４ａ、Ｔ３０４ｂ、Ｔ３０４ｃに変更しても、ランダムノイズを悪化させることなく量子化誤差起因の固定パターンノイズを低減できる。

図４は、第１実施形態に係る撮像素子の制御テーブルである。図４は、列アンプ部１０３の設定ゲインに応じた信号パルスＰＣ０Ｒの立ち下げタイミングを示している。

図３で説明したように、列アンプ部１０３が低ゲイン設定である場合は、信号パルスＰＣ０Ｒの立ち下げタイミングをＴ３０４ｄよりも早いタイミングであるＴ３０４ａ、Ｔ３０４ｂ、Ｔ３０４ｃにすることが、固定パターンノイズの改善に有効であり好ましい。また、高ゲイン設定の場合は、Ｔ３０４ｄにすることが好ましい。

列アンプ部１０３の設定ゲインが１倍の場合、信号パルスＰＲＥＳの立ち下げタイミングであるＴ３０３よりさらに手前のＴ３０４ａでＰＣ０Ｒを立ち下げる。この場合、クランプ容量２０９にクランプされる電圧と静定後の電圧のずれが特に大きいため、固定パターンノイズの改善効果が大きい。

列アンプ部１０３の設定ゲインが２倍、４倍の場合、それぞれＴ３０３の後のＴ３０４ｂ、Ｔ３０４ｃでＰＣ０Ｒを立ち下げる。列アンプの設定ゲインが上がると、列アンプ部１０３の動作電圧レンジのマージンが圧迫されるので、リセット電圧レベルが静定する前の少し高い電圧でクランプする。この時、固定パターンノイズの改善効果だけに着目すれば、Ｔ３０４ａで立ち下げるゲイン１倍の時よりも小さい。しかし、設定ゲインに依存するランダムノイズ成分が増えるため、問題ない。

列アンプ部１０３の設定ゲインが８倍以上の場合、Ｔ３０３の後のＴ３０４ｄでＰＣ０Ｒを立ち下げる。設定ゲイン８倍以上では、列アンプ部１０３の動作電圧レンジを外れることを確実に回避するため、リセット電圧レベルが静定した状態でクランプする。この時、ゲイン設定に依存するランダムノイズ成分が支配的であるため、ゲイン設定に依存しない固定パターンノイズ成分は画質に影響しない。

上記の駆動制御方法は一例であり、個々の撮像素子の設計や特性やその画質に合わせて、本発明の要旨の範囲内で種々の変更が可能である。例えば、ＩＳＯ感度や、ＡＤ変換回路のｂｉｔ数に応じて、信号パルスのタイミングを制御してもよい。

設定値をＩＳＯ感度とする場合、ＩＳＯ感度が低いほど、リセットスイッチ２０４によるリセット解除タイミングとクランプスイッチ２１０によるリセット解除タイミングとの間の時間を短くする。さらに、ＩＳＯ感度が所定の値よりも小さい場合、リセットスイッチ２０４によるリセット解除タイミングよりも、クランプスイッチ２１０によるリセット解除タイミングを早くすることとしてもよい。

設定値をＡＤ変換回路のｂｉｔ数とする場合、ｂｉｔ数が小さいほど、リセットスイッチ２０４によるリセット解除タイミングとクランプスイッチ２１０によるリセット解除タイミングとの間の時間を短くする。さらに、ｂｉｔ数が所定の値よりも小さい場合、リセットスイッチ２０４によるリセット解除タイミングよりも、クランプスイッチ２１０によるリセット解除タイミングを早くすることとしてもよい。

［第２実施形態］
以下、図５乃至図７を参照して、第２実施形態による、撮像素子の制御方法について説明する。但し、第１実施形態と同様の構成要素については同じ記号を付し、詳細な説明は省く。

図５は、第２実施形態に係る撮像素子の等価回路図である。第２実施形態の等価回路は、列アンプ部１０３が無く、垂直信号線１０６とＡＤ変換部１０４が直接接続する構成である点が第１実施形態と異なる。

図５に示すように、ＡＤ変換部１０４は、コンパレータ５０１、クランプ容量５０２、クランプスイッチ５０３、カウンタ５０４、ＣＤＳ処理部５０５、を含む。ＡＤ変換部１０４は、前述のように、シングルスロープ型のＡＤ変換回路を構成している。

コンパレータ５０１は、時間に対して一定の比率で電圧が変化するランプ信号と、画素の電圧信号とを比較して、信号の大小関係を比較する比較器である。

クランプ容量５０２は、コンパレータ５０１の入力部の結合容量である。クランプスイッチ５０３は、信号パルスＣＯＭＰ＿ＦＢで駆動され、コンパレータの入力－出力間をショートするフィードバックスイッチである。

カウンタ５０４は、コンパレータ５０１の出力が反転したタイミングのカウント値を出力して、そのカウント値がＣＤＳ処理部５０５のデジタルメモリに記録される。

ＣＤＳ処理部５０５は、いわゆるＣＤＳ動作を行うための複数のデジタルメモリと差分処理回路を含む。

図６は、第２実施形態に係る撮像素子の駆動タイミングチャートである。第２実施形態のタイミングチャートは、信号パルスＰＣ０Ｒが無い代わりに信号パルスＣＯＭＰ＿ＦＢがある点において第１実施形態と異なる。

Ｔ３０３からＴ６０４ｄの期間では、信号パルスＰＲＥＳがＬ状態、信号パルスＣＯＭＰ＿ＦＢがＨ状態になる。これにより、ＦＤ２０３のリセット電圧レベルに応じた画素信号がクランプ容量５０２にクランプされる。

このクランプ動作では、ＦＤ２０３のリセット電圧レベルのリセットノイズによってＡＤ変換部１０４の動作電圧レンジを外れてしまうことを抑制している。一方で、第２実施形態では、第１実施形態と同様に、信号パルスＣＯＭＰ＿ＦＢの立ち下げタイミングＴ６０４ｄを、設定ゲインに応じてＴ６０４ａ、Ｔ６０４ｂ、Ｔ６０４ｃに変化させるように制御することに特徴がある。

第２実施形態では、列アンプ部が無い構成である。このため、コンパレータ５０１に入力するランプ信号の時間に対する電圧変化比率を変更することで、ゲインを実現することになる。

図７は、第２実施形態に係る撮像素子の制御テーブルである。図７には、ランプ信号によって実現するゲインに応じた信号パルスＣＯＭＰ＿ＦＢの立ち下げタイミングを示している。

Ｔ６０４ｄでは垂直信号線１０６の電圧がリセット電圧レベルの状態に静定しているのに対して、Ｔ６０４ａ、Ｔ６０４ｂ、Ｔ６０４ｃは、リセット電圧レベルよりも高い静定前の状態である。すると、クランプ容量５０２にはリセットノイズが未確定状態の電圧がクランプされることになり、クランプ容量５０２にクランプされた電圧と静定後の電圧に「ずれ」が生じる。この場合「ずれ」を含んだ電圧信号がＡＤ変換部１０４に入力されてＮ信号が得られることになる。また、この「ずれ」はランダムなリセットノイズに基づく「ずれ」であるので、画素ごとかつフレームごとにばらつく。本実施形態の撮像素子の制御方法は、このＮ信号を画素ごとかつフレームごとにばらつかせることで、量子化誤差に起因する固定パターンノイズを改善させている。

上記の駆動制御方法は一例であり、個々の撮像素子の設計や特性やその画質に合わせて、本発明の要旨の範囲内で種々の変更が可能である。

［第３実施形態］
以下、図８乃至図１０を参照して、第３実施形態による、撮像素子の制御方法について説明する。但し、第１実施形態と同様の構成要素については同じ記号を付し、詳細な説明は省く。

図８は、第３実施形態に係る撮像素子の等価回路図である。第３実施形態の等価回路は、定電流源２０７の構成を詳細に表した点が第１実施形態と異なる。

図８に示すように、定電流源２０７は、トランジスタ８０１、サンプルホールド容量８０２、サンプルホールドスイッチ８０３、を含む。

トランジスタ８０１は、そのゲートにバイアス電圧を印加することで、垂直信号線１０６とＳＦ２０６とで構成されるソースフォロワ回路に所定の電流負荷を供給する。

サンプルホールド容量８０２は、バイアス電圧を一定に保持するための電圧保持容量である。

サンプルホールドスイッチ８０３は、信号パルスｂｉａｓＳ／Ｈによって駆動され、サンプルホールド容量８０２の、サンプル状態とホールド状態の切り替えを制御している。サンプルホールド容量８０２は信号パルスｂｉａｓＳ／ＨがＨ状態のときサンプル状態、Ｌ状態のときはホールド状態となる。

図９は、第３実施形態に係る撮像素子の駆動タイミングチャートである。第３実施形態のタイミングチャートは、信号パルスｂｉａｓＳ／Ｈが追加されている点において第１実施形態と異なる。

Ｔ３０３からＴ３０４ｄの期間では、信号パルスＰＲＥＳがＬ状態、信号パルスＰＣ０ＲがＨ状態になることで、ＦＤ２０３のリセット電圧レベルに応じた画素信号がクランプ容量２０９にクランプされる。

第３実施形態では、信号パルスｂｉａｓＳ／Ｈの立ち下げタイミングＴ９０４ａを、列アンプ部１０３の設定ゲインに応じてＴ９０４ｂに変化させるように制御することに特徴がある。

図１０は、第３実施形態に係る撮像素子の制御テーブルである。図１０は、列アンプ部１０３の設定ゲインに応じた信号パルスｂｉａｓＳ／Ｈの立ち下げタイミングを示している。

サンプルホールド容量８０２は、１行あたりの信号読み出し期間中のバイアス電圧をホールドしておくことで、時間変化するノイズ成分を抑制している。そこで第３実施形態では、ＰＣ０Ｒが立ち下がるタイミングＴ３０４ｄで、サンプルホールド容量８０２をサンプル状態にしておくことで、時間変化するノイズを意図的に発生させている。

すると、クランプ容量２０９には定電流源２０７から発生したノイズの電圧がクランプされることになり、クランプ容量２０９にクランプされた電圧と、バイアス電圧がホールドされた後の電圧（保持電圧）に「ずれ」が生じる。この場合「ずれ」を含んだ電圧信号がＡＤ変換部１０４に入力されてＮ信号が得られることになる。また、この「ずれ」はランダムなノイズに基づく「ずれ」であるので、画素ごとかつフレームごとにばらつく。本実施形態の撮像素子の制御方法は、このＮ信号を画素ごとかつフレームごとにばらつかせることで、量子化誤差に起因する固定パターンノイズを改善させている。

列アンプ部１０３の設定ゲインが１倍、２倍、４倍の場合、信号パルスＰＣ０Ｒの立ち下げタイミングであるＴ３０４ｄより後のＴ９０４ｂでｂｉａｓＳ／Ｈを立ち下げる。この場合、クランプ容量２０９にクランプされる電圧とバイアス電圧がホールドされた後の電圧のずれが発生するため、固定パターンノイズの改善効果が得られる。

列アンプ部１０３の設定ゲインが８倍以上の場合、Ｔ３０４ｄの手前のＴ９０４ａでｂｉａｓＳ／Ｈを立ち下げる。設定ゲイン８倍以上では、列アンプ部１０３の動作電圧レンジを外れることを確実に回避するため、バイアス電圧がホールドされた後でクランプする。この時、ゲイン設定に依存するランダムノイズ成分が支配的であるため、ゲイン設定に依存しない固定パターンノイズ成分は画質に影響しない。

上記の駆動制御方法は一例であり、個々の撮像素子の設計や特性やその画質に合わせて、本発明の要旨の範囲内で種々の変更が可能である。

［第４実施形態］
以下、図１１乃至図１３を参照して、第４実施形態による、撮像素子の制御方法について説明する。但し、第１実施形態と同様の構成要素については同じ記号を付し、詳細な説明は省く。

図１１は、第４実施形態に係る撮像素子の等価回路図である。第４実施形態の等価回路は、画素１０５の構成にゲイン切替機能を追加した点が第１実施形態と異なる。

図１１に示すように、第４実施形態の画素１０５は、ゲイン切替容量１１０１と、ゲイン切替スイッチ１１０２を含む。

ゲイン切替スイッチ１１０２は、信号パルスＰＦＤで駆動されて、ＦＤ２０３とゲイン切替容量１１０１との接続を制御している。信号パルスＰＦＤがＨ状態の場合、ＦＤ２０３はゲイン切替容量１１０１と接続されて、高容量状態となって画素信号の電圧レベルとしては小さくなる。一方、信号パルスＰＦＤがＬ状態の場合、ＦＤ２０３はゲイン切替容量１１０１と非接続状態となって、画素信号の電圧レベルとしては大きくなるため、ゲインの切り替えが可能となる。本実施形態の説明において、信号パルスＰＦＤがＨ状態である時に対して、Ｌ状態の時のゲイン比は例えば１．３倍程度である。

図１２は、第４実施形態に係る撮像素子の駆動タイミングチャートである。第４実施形態のタイミングチャートは、信号パルスＰＦＤが追加されている点において第１実施形態と異なる。

Ｔ３０３からＴ３０４ｄの期間では、信号パルスＰＲＥＳがＬ状態、信号パルスＰＣ０ＲがＨ状態になることで、ＦＤ２０３のリセット電圧レベルに応じた画素信号がクランプ容量２０９にクランプされる。

図１３は、第４実施形態に係る撮像素子の制御テーブルである。図１３では、列アンプ部１０３の設定ゲインに応じた信号パルスＰＦＤの制御方法を示している。第４実施形態では、信号パルスＰＦＤの波形を列アンプ部１０３の設定ゲインに応じて変化させるように制御することに特徴がある。

ゲイン切替スイッチ１１０２は、ＦＤ２０３の容量を変化させるため、Ｈ状態からＬ状態に、あるいはＬ状態からＨ状態に変わると、画素信号のリセット電圧レベルおよびｋＴＣノイズ成分が変化する。そこで第４実施形態では、リセット電圧レベルをクランプする信号パルスＰＣ０Ｒの立ち下げタイミングの前後で、信号パルスＰＦＤの状態を意図的に変化させている。

すると、クランプ容量２０９にクランプされた電圧と、信号パルスＰＦＤが変化した後の電圧に「ずれ」が生じる。この場合「ずれ」を含んだ電圧信号がＡＤ変換部１０４に入力されてＮ信号が得られることになる。また、この「ずれ」はランダムなノイズに基づく「ずれ」であるので、画素ごとかつフレームごとにばらつく。本実施形態の撮像素子の制御方法は、このＮ信号を画素ごとかつフレームごとにばらつかせることで、量子化誤差に起因する固定パターンノイズを改善させている。

列アンプ部１０３の設定ゲインが１倍、２倍の時に信号パルスＰＦＤはＨ状態でＡＤ変換処理するようにゲインが配分されている場合、期間Ｔ１２０４～Ｔ３０９では信号パルスＰＦＤをＨ状態とする。逆に期間Ｔ３０１～Ｔ１２０４では信号パルスＰＦＤをＬ状態とする。なお、Ｔ１２０４は、上述のＴ３０４ｄよりも後で且つＴ３０５よりも前のタイミングである。

列アンプ部１０３の設定ゲインが４倍の時に信号パルスＰＦＤはＬ状態でＡＤ変換処理するようにゲインが配分されている場合、期間Ｔ１２０４～Ｔ３０９では信号パルスＰＦＤをＬ状態とする。逆に期間Ｔ３０１～Ｔ１２０４では信号パルスＰＦＤをＨ状態とする。

設定ゲインがこれら１倍、２倍、４倍の場合、クランプ容量２０９にクランプされる電圧と信号パルスＰＦＤが変化した後の電圧にずれが発生するため、固定パターンノイズの改善効果が得られる。

一方、列アンプ部１０３の設定ゲインが８倍以上の時に信号パルスＰＦＤはＬ状態でＡＤ変換処理するようにゲインが配分されている場合、期間Ｔ１２０４～Ｔ３０９では信号パルスＰＦＤをＬ状態とする。また、期間Ｔ３０１～Ｔ１２０４でも信号パルスＰＦＤをＬ状態とする。

設定ゲイン８倍以上では、列アンプ部１０３の動作電圧レンジを外れることを確実に回避するため、信号パルスＰＦＤの切り替え制御は行わない。この時、ゲイン設定に依存するランダムノイズ成分が支配的であるため、ゲイン設定に依存しない固定パターンノイズ成分は画質に影響しない。

［その他の実施形態］
以上、本発明をその好適な実施形態に基づいて詳述したが、本発明はこれら特定の実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の様々な形態も本発明に含まれる。また、上述の実施形態の一部を適宜組み合わせてもよい。特に、上記実施形態の駆動制御方法は一例であり、個々の撮像素子の設計や特性やその画質に合わせて、本発明の要旨の範囲内で種々の変更が可能である。

本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

１００：撮像素子
１０１：画素部
１０２：垂直走査部
１０３：列アンプ部
１０４：ＡＤ変換部
１０５：画素
１０６：垂直信号線
２０１：光電変換部
２０３：フローティングディフュージョン
２０４：リセットスイッチ
２０５：ソースフォロワトランジスタ
２０９：クランプ容量
２１０：クランプスイッチ

Claims (13)

1. 光電変換部と、
   前記光電変換部で生成した電荷を保持可能であるフローティングディフュージョンと、
   前記フローティングディフュージョンの電圧をリセットする第一リセットスイッチと、
   前記フローティングディフュージョンの電圧に応じた画素信号を出力するソースフォロワと、
   をそれぞれ有して行列状に配置された複数の画素と、
   画素列ごとに配置された、
   前記複数の画素の前記ソースフォロワと接続される垂直信号線と、
   前記垂直信号線と接続されるクランプ容量と、
   前記クランプ容量をリセットする第二リセットスイッチと、
   をそれぞれ有する列回路と、
   を備えた撮像素子の制御方法であって、
   前記第一リセットスイッチによるリセット解除タイミングと前記第二リセットスイッチによるリセット解除タイミングとの間の時間を、設定値に応じて変更する
   ことを特徴とする撮像素子の制御方法。
2. 前記列回路は、
   前記クランプ容量が含まれる列アンプと、
   前記列アンプの出力電圧をＡＤ変換するＡＤ変換回路と、
   をさらに備え、
   前記第二リセットスイッチは、前記列アンプの入出力を接続するスイッチであり、
   前記ＡＤ変換回路は、前記フローティングディフュージョンにおけるリセット電圧レベルに応じた画素信号と、前記フローティングディフュージョンにおけるリセット電圧レベルに前記光電変換部の蓄積電荷を加えた電圧レベルに応じた画素信号とを順次ＡＤ変換することで、Ｎ信号及びＳ信号とする
   ことを特徴とする請求項１に記載の撮像素子の制御方法。
3. 前記設定値は、ＩＳＯ感度であり、
   前記ＩＳＯ感度が低いほど、前記第一リセットスイッチによるリセット解除タイミングと前記第二リセットスイッチによるリセット解除タイミングとの間の時間を短くする
   ことを特徴とする請求項１または２に記載の撮像素子の制御方法。
4. 前記ＩＳＯ感度が所定の値よりも小さい場合、前記第一リセットスイッチによるリセット解除タイミングよりも、前記第二リセットスイッチによるリセット解除タイミングを早くする
   ことを特徴とする請求項３に記載の撮像素子の制御方法。
5. 前記設定値は、ＡＤ変換回路のｂｉｔ数であり、
   前記ｂｉｔ数が小さいほど、前記第一リセットスイッチによるリセット解除タイミングと前記第二リセットスイッチによるリセット解除タイミングとの間の時間を短くする
   ことを特徴とする請求項１または２に記載の撮像素子の制御方法。
6. 前記列回路は、前記クランプ容量と接続された反転アンプをさらに備え、
   前記設定値は、前記反転アンプの設定ゲインである
   ことを特徴とする請求項１または２に記載の撮像素子の制御方法。
7. 光電変換部と、
   前記光電変換部で生成した電荷を保持可能であるフローティングディフュージョンと、
   前記フローティングディフュージョンの電圧に応じた画素信号を出力するソースフォロワと、
   をそれぞれ有して行列状に配置された複数の画素と、
   画素列ごとに配置された、
   前記複数の画素の前記ソースフォロワと接続される垂直信号線と、
   前記垂直信号線と接続されるクランプ容量と、
   前記クランプ容量をリセットするリセットスイッチと、
   をそれぞれ有する列回路と、
   前記列回路は、
   バイアス電圧に応じた電流を前記垂直信号線に供給するトランジスタと、
   前記バイアス電圧を保持するサンプルホールド容量と、
   前記サンプルホールド容量のサンプル状態とホールド状態を切り替えるサンプルホールドスイッチと、
   を備えた撮像素子の制御方法であって、
   前記リセットスイッチによるリセット解除タイミングに対する前記サンプルホールドスイッチをサンプル状態からホールド状態へ切り替えるタイミングを、設定値に応じて変更する
   ことを特徴とする撮像素子の制御方法。
8. 光電変換部と、
   前記光電変換部で生成した電荷を保持可能であるフローティングディフュージョンと、
   前記フローティングディフュージョンの電圧に応じた画素信号を出力するソースフォロワと、
   前記フローティングディフュージョンと接続されるゲイン切替容量と、
   前記フローティングディフュージョンと前記ゲイン切替容量とに接続され前記フローティングディフュージョンの容量を切り替えるゲイン切替スイッチと、
   をそれぞれ有して行列状に配置された複数の画素と、
   画素列ごとに配置された、
   前記複数の画素の前記ソースフォロワと接続される垂直信号線と、
   前記垂直信号線と接続されるクランプ容量と、
   前記クランプ容量をリセットするリセットスイッチと、
   をそれぞれ有する列回路と、
   を備えた撮像素子の制御方法であって、
   前記リセットスイッチによるリセット解除タイミングに対する前記ゲイン切替スイッチを切り替えるタイミングを、設定値に応じて変更する
   ことを特徴とする撮像素子の制御方法。
9. 前記設定値は、列アンプのゲインである
   ことを特徴とする請求項７または８に記載の撮像素子の制御方法。
10. 前記列回路は、ＣＤＳ処理部をさらに有する
    ことを特徴とする請求項１乃至９のいずれか１項に記載の撮像素子の制御方法。
11. 前記列回路は、ＡＤ変換回路をさらに備え、
    前記設定値は、前記ＡＤ変換回路のｂｉｔ数である
    ことを特徴とする請求項７乃至１０のいずれか１項に記載の撮像素子の制御方法。
12. 前記請求項１乃至１１のいずれか１項の撮像素子の制御方法によって制御される
    ことを特徴とする撮像素子。
13. 前記請求項１乃至１１のいずれか１項の撮像素子の制御方法をコンピュータに実行させる
    ことを特徴とするプログラム。
    
    

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