JP7419013B2 - 光電変換装置及び撮像システム - Google Patents

Description

本発明は、光電変換装置及び撮像システムに関する。

ＣＭＯＳイメージセンサなどの光電変換装置の中には、画素信号をアナログデジタル（ＡＤ）変換して出力するものがある。これら光電変換装置は、画素列毎に設けられた複数の比較回路の各々が画素信号と参照信号とを比較し、比較信号を出力する。比較信号が出力されたタイミングでカウンタのデジタル値をメモリに取り込むことで、画素信号のＡＤ変換が可能となる。このような比較回路は、回路内のオフセット成分をクランプし、オフセットキャンセルを行うリセット機能備えている。これにより、比較回路における比較精度を高めることができる。

特許文献１には、比較回路のリセットを指示する信号を、タイミングが異なる複数のリセット信号に分けることで、これら複数のリセット信号に応じた複数のオフセットレベルをクランプすることが開示されている。特許文献２には、配線間にシールド配線を設けることで、これら複数のリセット信号のキックバックノイズを低減し、低ノイズ化を図る技術が開示されている。

特開２０１４－０９６６７０号公報 特開２０１８－００６８８０号公報

しかしながら、特許文献１及び特許文献２では、複数のリセット信号によってリセットを指示するタイミングに関する検討は十分になされていなかった。比較回路のリセット動作について本発明者が鋭意検討を行ったところ、リセットを指示するタイミングによっては、あるリセット信号の変動が他のリセット信号に伝搬し、ＡＤ変換データが本来の値から変化することが初めて明らかとなった。

本発明の目的は、比較精度の高い比較回路を備えた光電変換装置及び撮像システムを提供することにある。

本発明の一観点によれば、複数の列をなすように配された複数の画素と、前記複数の列に対応して設けられた複数の比較回路と、前記複数の比較回路を制御する制御回路と、を有し、前記複数の比較回路は、第１の色に感度を有する第１の画素に接続された第１の比較回路と、前記第１の比較回路の隣の列に配され、前記第１の色と異なる第２の色に感度を有する第２の画素に接続された第２の比較回路と、前記第２の比較回路の隣の列に配され、前記第１の色に感度を有する第３の画素に接続された第３の比較回路と、を含み、前記第１の画素及び前記第３の画素の分光感度は、前記第２の画素の分光感度よりも高く、前記複数の比較回路の各々は、対応する列の画素から出力される画素信号と、時間の経過に応じてレベルが変化する参照信号と、を比較し、前記画素信号と前記参照信号との差が閾値よりも小さい場合と大きい場合とで異なるレベルを示す比較信号を出力するように構成され、前記制御回路は、前記第１の比較回路、前記第３の比較回路、前記第２の比較回路の順序で前記閾値が段階的に変化するように、前記複数の比較回路の前記閾値を制御するように構成されており、前記複数の比較回路の前記閾値を設定する際に前記参照信号の電圧レベルを変化する方向は、前記画素信号をアナログデジタル変換する際に前記参照信号の電圧レベルを変化する方向と同じである光電変換装置が提供される。

本発明によれば、比較精度の高い比較回路を備えた光電変換装置を実現することができる。これにより、混色による影響を抑制し、画質を向上することができる。

本発明の第１実施形態による光電変換装置の概略構成を示すブロック図である。 本発明の第１実施形態による光電変換装置における比較回路の構成例を示す回路図である。 参考例による光電変換装置の駆動方法を示すタイミング図である。 本発明の第１実施形態による光電変換装置の駆動方法を示すタイミング図である。 本発明の第２実施形態による光電変換装置の駆動方法を示すタイミング図である。 本発明の第３実施形態による光電変換装置における比較回路の構成例を示す回路図である。 本発明の第４実施形態による光電変換装置の概略構成を示すブロック図である。 本発明の第４実施形態による光電変換装置の駆動方法を示すタイミング図である。 本発明の第５実施形態による光電変換装置の概略構成を示すブロック図である。 本発明の第６実施形態による撮像システムの概略構成を示すブロック図である。 本発明の第７実施形態による撮像システム及び移動体の構成例を示す図である。

［第１実施形態］
本実施形態による光電変換装置の概略構成について、図１を用いて説明する。図１は、本実施形態による光電変換装置の概略構成を示すブロック図である。

本実施形態による光電変換装置１００は、図１に示すように、画素領域１０と、垂直走査回路２０と、ＡＤ変換回路部３０Ａ，３０Ｂと、水平走査回路５０Ａ，５０Ｂと、タイミング発生回路６０と、を有する。また、本実施形態による光電変換装置１００は、参照信号発生回路３６Ａ，３６Ｂと、カウンタ４４Ａ，４４Ｂと、を更に有する。ＡＤ変換回路部３０Ａ、参照信号発生回路３６Ａ、カウンタ４４Ａ及び水平走査回路５０Ａは、一組の読み出し回路部を構成する。ＡＤ変換回路部３０Ｂ、参照信号発生回路３６Ｂ、カウンタ４４Ｂ及び水平走査回路５０Ｂは、他の一組の読み出し回路部を構成する。画素領域１０は、これら２つの読み出し回路部の間に配されている。

画素領域１０には、複数の行及び複数の列に渡って行列状に配された複数の画素１２が設けられている。各々の画素１２は、フォトダイオード等の光電変換素子からなる光電変換部を含み、入射光の光量に応じた画素信号を出力する。画素領域１０に配される画素アレイの行数及び列数は、特に限定されるものではない。また、画素領域１０には、入射光の光量に応じた画素信号を出力する有効画素のほか、光電変換部が遮光されたオプティカルブラック画素や、信号を出力しないダミー画素などが配置されていてもよい。

画素領域１０に配される各画素１２は、所定の分光感度特性を有するカラーフィルタを備えている。図１には、複数の画素１２を、カラーフィルタの色パターンの配列の一つであるベイヤー配列に従って配置した例を示している。ベイヤー配列では、緑のカラーフィルタを備えた画素（Ｇ画素）１２と、赤のカラーフィルタを備えた画素（Ｒ画素）１２と、青のカラーフィルタを備えた画素（Ｂ画素）１２とが、２：１：１の比率で配置される。ここで、Ｒ画素は赤色の波長域の光に感度を有する画素であり、Ｇ画素は緑色の波長域の光に感度を有する画素であり、Ｂ画素は青色の波長域の光に感度を有する画素である。一般的に、これら色画素の分光感度は、Ｇ画素、Ｒ画素、Ｂ画素の順に高い。

ベイヤー配列では、Ｒ画素とＧ画素とが交互に配される行と、Ｇ画素とＢ画素とが交互に配される行とが、交互に配置される。ここでは便宜上、Ｒ画素と同じ行に配されるＧ画素をＧｒ画素と表記し、Ｂ画素と同じ行に配されるＧ画素をＧｂ画素と表記するものとする。また、本実施形態では、同じ行の連続する４つの画素を１つの単位として取り扱う関係上、色を表す記号であるＧｒ，Ｇｂ，Ｒ，Ｂに、１，２の番号を付記した符号を用いて各画素１２を区別するものとする。すなわち、画素領域１０は、図１に示すように、Ｒ１画素、Ｇｒ１画素、Ｒ２画素、Ｇｒ２画素、…、が配される行と、Ｇｂ１画素、Ｂ１画素、Ｇｂ２画素、Ｂ２画素、…、が配される行と、を有する。

画素領域１０の画素アレイの各行には、第１の方向（図１において横方向）に延在して、制御線１４が配されている。制御線１４の各々は、第１の方向に並ぶ画素１２にそれぞれ接続され、これら画素１２に共通の信号線をなしている。制御線１４の延在する第１の方向は、行方向或いは水平方向と呼ぶことがある。制御線１４は、垂直走査回路２０に接続されている。

画素領域１０の画素アレイの各列には、第１の方向と交差する第２の方向（図１において縦方向）に延在して、出力線１６Ａ及び出力線１６Ｂが配されている。画素領域１０を構成する複数の画素１２は、出力線１６Ａに接続された画素１２と、出力線１６Ｂに接続された画素１２と、に分けられる。図１に示す構成例では、画素領域１０を構成する画素アレイの各行及び各列において、出力線１６Ａに接続された画素１２と、出力線１６Ｂに接続された画素１２とは、交互に配置されている。

具体的には、出力線１６Ａの各々は、第２の方向に並ぶ画素１２のうち、Ｒ画素又はＧｂ画素に接続され、これら画素１２に共通の信号線をなしている。出力線１６Ｂの各々は、第２の方向に並ぶ画素１２のうち、Ｇｒ画素又はＢ画素に接続され、これら画素１２に共通の信号線をなしている。出力線１６Ａ，１６Ｂの延在する第２の方向は、列方向或いは垂直方向と呼ぶことがある。出力線１６Ａは、ＡＤ変換回路部３０Ａに接続されている。また、出力線１６Ｂは、ＡＤ変換回路部３０Ｂに接続されている。

垂直走査回路２０は、画素１２から信号を読み出す際に画素１２内の読み出し回路を駆動するための制御信号を、画素アレイの各行に設けられた制御線１４を介して画素１２に供給する制御回路部である。垂直走査回路２０は、シフトレジスタやアドレスデコーダを用いて構成され得る。垂直走査回路２０は、制御線１４を介して供給する制御信号によって画素領域１０の画素１２を行単位で駆動する。行単位で画素１２から読み出された各列の画素信号は、出力線１６Ａを介してＡＤ変換回路部３０Ａに入力され、或いは、出力線１６Ｂを介してＡＤ変換回路部３０Ｂに入力される。

参照信号発生回路３６Ａ，３６Ｂは、ＡＤ変換に使用する参照信号、例えばランプ信号を発生する回路である。ランプ信号とは、時間の経過とともにレベルが所定値から徐々に変化（増加又は減少）する信号である。

ＡＤ変換回路部３０Ａは、画素領域１０の画素アレイの各列に対応して設けられた複数の比較回路３２及び複数のメモリ４２を有する。各列に配された比較回路３２とメモリ４２とが列ＡＤ変換回路部を構成する。各列の比較回路３２の入力端子には、対応する列の出力線１６Ａと、参照信号発生回路３６Ａと、が接続されている。参照信号発生回路３６Ａは、参照信号線を介して各列の比較回路３２に参照信号を供給する。各列のメモリ４２の入力端子には、対応する列の比較回路３２の出力端子と、カウンタ４４Ａと、水平走査回路５０Ａと、が接続されている。

水平走査回路５０Ａは、ＡＤ変換回路部３０Ａの各列のメモリ４２に記憶された画素信号を出力するための制御信号を、各列のメモリ４２に列毎に順次供給する制御回路部である。画素領域１０の各列に対応して設けられた水平走査回路５０Ａの制御線は、対応する列のメモリ４２に接続されている。各列のメモリ４２は、水平走査回路５０Ａの対応する列の制御線を介して制御信号を受信すると、保持する画素信号を出力線４６Ａに出力する。

同様に、ＡＤ変換回路部３０Ｂは、画素領域１０の画素アレイの各列に対応して設けられた複数の比較回路３２及び複数のメモリ４２を有する。各列に配された比較回路３２とメモリ４２とが列ＡＤ変換回路部を構成する。各列の比較回路３２の入力端子には、対応する列の出力線１６Ｂと、参照信号発生回路３６Ｂと、が接続されている。参照信号発生回路３６Ｂは、参照信号線を介して各列の比較回路３２に参照信号を供給する。各列のメモリ４２の入力端子には、対応する列の比較回路３２の出力端子と、カウンタ４４Ｂと、水平走査回路５０Ｂと、が接続されている。

また、水平走査回路５０Ｂは、ＡＤ変換回路部３０Ｂの各列のメモリ４２に記憶された画素信号を出力するための制御信号を、各列のメモリ４２に列毎に順次供給する制御回路部である。画素領域１０の各列に対応して設けられた水平走査回路５０Ｂの制御線は、対応する列のメモリ４２に接続されている。各列のメモリ４２は、水平走査回路５０Ｂの対応する列の制御線を介して制御信号を受信すると、保持する画素信号を出力線４６Ｂに出力する。

タイミング発生回路６０は、垂直走査回路２０、比較回路３２、参照信号発生回路３６Ａ，３６Ｂ、カウンタ４４Ａ，４４Ｂ、水平走査回路５０Ａ，５０Ｂに、それらの動作やそのタイミングを制御する制御信号を供給するための制御回路部である。これら制御信号の少なくとも一部は、光電変換装置１００の外部から供給するようにしてもよい。

なお、図１に示す制御信号ΦＣＲＥＳ１，ΦＣＲＥＳ２，ΦＣＲＥＳ３，ΦＣＲＥＳ４は、タイミング発生回路６０から比較回路３２へと供給される比較回路３２のリセット信号である。制御信号ΦＣＲＥＳ１，ΦＣＲＥＳ２，ΦＣＲＥＳ３，ΦＣＲＥＳ４は、別々のリセット信号線を介して、所定の列の比較回路３２へと供給される。ＡＤ変換回路部３０Ａに供給される制御信号ΦＣＲＥＳ１，ΦＣＲＥＳ２，ΦＣＲＥＳ３，ΦＣＲＥＳ４と、ＡＤ変換回路部３０Ｂに供給される制御信号ΦＣＲＥＳ１，ΦＣＲＥＳ２，ΦＣＲＥＳ３，ΦＣＲＥＳ４とは、別々の制御信号でもよい。

次に、本実施形態による光電変換装置の動作の概略について、図１を用いて説明する。
画素領域１０を構成する複数の画素１２の各々は、フォトダイオード等の光電変換素子を含み、アナログ信号である画素信号を、出力線１６Ａ又は出力線１６Ｂに出力する。画素１２が出力する画素信号には、入射光量に応じた信号量に対応する信号と、雑音量に対応する信号（基準信号、リセット信号）と、が含まれる。画素１２からの画素信号の出力は、タイミング発生回路６０による制御のもと、垂直走査回路２０から制御線１４を介して供給される制御信号により、行単位で行われる。画素１２から出力線１６Ａに出力された画素信号は、ＡＤ変換回路部３０Ａに入力される。また、画素１２から出力線１６Ｂに出力された画素信号は、ＡＤ変換回路部３０Ｂに入力される。

隣り合う２行に属する画素１２を同時に駆動することで、各列の出力線１６Ａには、Ｒ画素の画素信号又はＢ画素の画素信号が同時に出力される。また、各列の出力線１６Ｂには、Ｇｒ画素の画素信号又はＧｂ画素の画素信号が同時に出力される。

画素１２から出力線１６Ａを介してＡＤ変換回路部３０Ａに入力される画素信号は、対応する列の比較回路３２に入力される。比較回路３２は、画素信号の信号レベルと参照信号発生回路３６Ａから供給される参照信号の信号レベルとを比較する比較動作を行い、画素信号の信号レベルとランプ信号の信号レベルとの大小関係が反転したタイミングでラッチ信号を出力する。メモリ４２には、カウンタ４４Ａから供給されるカウント信号と、比較回路３２の出力信号とが入力される。メモリ４２は、比較回路３２からラッチ信号を受信したタイミングにおいてカウント信号が示しているカウント値を、画素信号のデジタルデータとして記憶する。

水平走査回路５０Ａは、タイミング発生回路６０による制御のもと、ＡＤ変換回路部３０Ａのメモリ４２に、列ごとに順次、制御信号を出力する。水平走査回路５０Ａから制御信号を受信したメモリ４２は、画素信号をＡＤ変換したデジタルデータを、出力線４６Ａに出力する。

同様に、画素１２から出力線１６Ｂを介してＡＤ変換回路部３０Ｂに入力される画素信号は、対応する列の比較回路３２に入力される。比較回路３２は、画素信号の信号レベルと参照信号発生回路３６Ｂから供給される参照信号の信号レベルとを比較する比較動作を行い、画素信号の信号レベルとランプ信号の信号レベルとの大小関係が反転したタイミングでラッチ信号を出力する。メモリ４２には、カウンタ４４Ｂから供給されるカウント信号と、比較回路３２の出力信号とが入力される。メモリ４２は、比較回路３２からラッチ信号を受信したタイミングにおいてカウント信号が示しているカウント値を、画素信号のデジタルデータとして記憶する。

また、水平走査回路５０Ｂは、タイミング発生回路６０による制御のもと、ＡＤ変換回路部３０Ｂのメモリ４２に、列ごとに順次、制御信号を出力する。水平走査回路５０Ｂから制御信号を受信したメモリ４２は、画素信号をＡＤ変換したデジタルデータを、出力線４６Ｂに出力する。

このように本実施形態による光電変換装置１００は、Ｒ画素及びＢ画素の画素信号に対してはＡＤ変換回路部３０ＡでＡＤ変換処理を行い、Ｇｒ画素及びＧｂ画素の画素信号に対してはＡＤ変換回路部３０ＢでＡＤ変換処理を行うように構成されている。

次に、本実施形態による光電変換装置における比較回路３２の構成例について、図２を用いて説明する。図２は、本実施形態による光電変換装置における比較回路の構成例を示す回路図である。ここでは、ＡＤ変換回路部３０Ａを構成する比較回路３２を例にして説明するが、ＡＤ変換回路部３０Ｂを構成する比較回路３２についても同様である。図２には、画素アレイを構成する複数の列のうち、連続する４列に対応して設けられた４つの比較回路３２を示している。

画素アレイの各列に対応して設けられた比較回路３２の各々は、図２に示すように、差動対回路３４と、入力容量Ｃ１，Ｃ２と、トランジスタＭ１，Ｍ２と、を有する。差動対回路３４は、－側入力端子と、＋側入力端子と、これらに対応する２つの出力端子（＋側出力端子及び－側出力端子）と、を有する。差動対回路３４の－側入力端子が例えば第１の入力ノードであり、差動対回路３４の＋側入力端子が例えば第２の入力ノードである。また、差動対回路３４の＋側出力端子が例えば第１の出力ノードであり、差動対回路３４の－側出力端子が例えば第２の出力ノードである。

差動対回路３４の－側入力端子には、入力容量Ｃ１を介して出力線１６Ａが接続されている。差動対回路３４の＋側入力端子には、入力容量Ｃ２を介して例えば参照信号線３８が接続されている。差動対回路３４の－側入力端子と＋側出力端子との間には、これらの間の接続状態（導通、非導通）を制御するトランジスタＭ１が設けられている。差動対回路３４の＋側入力端子と－側出力端子との間には、これらの間の接続状態（導通、非導通）を制御するトランジスタＭ２が設けられている。差動対回路３４の＋側出力端子には、対応する列のメモリ４２が接続されている。

差動対回路３４の－側入力端子には、対応する列の画素１２から、出力線１６Ａ及び入力容量Ｃ１を介して、画素信号ＰＩＸが入力される。ここでは説明の便宜上、図２において左側の比較回路３２から順番に、画素信号ＰＩＸ１，ＰＩＸ２，ＰＩＸ３，ＰＩＸ４がそれぞれ入力されるものとする。例えば、図１の画素領域１０における第１行目から画素信号を読み出した場合、画素信号ＰＩＸ１，ＰＩＸ３はＲ画素の出力に基づく信号であり、画素信号ＰＩＸ２，ＰＩＸ４はＢ画素の出力に基づく信号である。差動対回路３４の＋側入力端子には、参照信号発生回路３６Ａから、参照信号線３８及び入力容量Ｃ２を介して、参照信号ＶＲＡＭＰが入力される。

各比較回路３２のトランジスタＭ１，Ｍ２は、共通の制御信号ΦＣＲＥＳにより制御される。ここでは、図２において左側の比較回路３２から順番に、制御信号ΦＣＲＥＳ１，ΦＣＲＥＳ２，ΦＣＲＥＳ３，ΦＣＲＥＳ４がそれぞれ供給されるものとする。制御信号ΦＣＲＥＳがＨｉｇｈレベルとなりトランジスタＭ１，Ｍ２がオンすることで、比較回路３２の閾値電圧は、そのときに出力されている画素信号ＰＩＸと参照信号ＶＲＡＭＰとの間の電位差に相当する電圧にリセットされる。より具体的には、トランジスタＭ１，Ｍ２がオンからオフに切り替わった時における、画素信号ＰＩＸと参照信号ＶＲＡＭＰとの間の電位差に相当する電圧に、比較回路３２の閾値電圧がリセットされる。これにより、各列の比較回路３２に、制御信号ＣＲＥＳ１，ΦＣＲＥＳ２，ΦＣＲＥＳ３，ΦＣＲＥＳ４のタイミングに応じて異なるオフセットレベル（閾値電圧）を設定することができる。このように、トランジスタＭ１，Ｍ２は、それぞれ、リセットスイッチを構成している。

このようにして比較回路３２の閾値電圧を設定する動作を、比較回路３２のリセット或いはオートゼロと称する。比較回路３２の閾値電圧は制御信号ΦＣＲＥＳ１，ΦＣＲＥＳ２，ΦＣＲＥＳ３，ΦＣＲＥＳ４のタイミングによって決まることから、制御信号ΦＣＲＥＳ１，ΦＣＲＥＳ２，ΦＣＲＥＳ３，ΦＣＲＥＳ４が比較回路３２の閾値電圧をリセットすると言える。

なお、比較回路３２の閾値電圧とは、比較回路３２から出力される比較信号のレベルが変化するときの、画素信号の信号レベルと参照信号の信号レベルとの差に相当する電圧である。すなわち、比較回路３２は、画素信号の信号レベルと参照信号の信号レベルとの差が閾値電圧よりも小さい場合と大きい場合とにおいて、異なるレベルを示す比較信号を出力する。

次に、本実施形態による光電変換装置におけるＡＤ変換回路部３０Ａの動作について、図３及び図４を用いてより詳細に説明する。

まず、本実施形態による光電変換装置の駆動方法を説明する前に、参考例による光電変換装置の駆動方法について、図３を用いて説明する。図３は、参考例による光電変換装置の駆動方法を示すタイミング図である。

図３には、参照信号ＶＲＡＭＰ、制御信号ΦＲＡＭＰ＿ＲＥＳ，ΦＲＡＭＰ＿ＥＮ，ΦＣＲＥＳ１，ΦＣＲＥＳ２，ΦＣＲＥＳ３，ΦＣＲＥＳ４の信号レベルを示している。制御信号ΦＲＡＭＰ＿ＲＥＳは、タイミング発生回路６０から参照信号発生回路３６へと供給される参照信号発生回路３６のリセット信号である。制御信号ΦＲＡＭＰ＿ＲＥＳがＨｉｇｈレベルになると、参照信号発生回路３６はリセット状態となり、参照信号発生回路３６の出力は基準レベルとなる。また、制御信号ΦＲＡＭＰ＿ＥＮは、参照信号ＶＲＡＭＰに対するイネーブル信号であり、制御信号ΦＲＡＭＰ＿ＥＮがＨｉｇｈレベルのとき、参照信号ＶＲＡＭＰの信号レベルは時間の経過とともに変化する。

時刻ｔ１よりも前の初期状態において、制御信号ΦＲＡＭＰ＿ＲＥＳはＨｉｇｈレベルとなっており、制御信号ΦＲＡＭＰ＿ＥＮ，ΦＣＲＥＳ１，ΦＣＲＥＳ２，ΦＣＲＥＳ３，ΦＣＲＥＳ４はＬｏｗレベルとなっている。参照信号ＶＲＡＭＰは、Ｈｉｇｈレベルの制御信号ΦＲＡＭＰ＿ＲＥＳに応じて基準電圧レベルとなっている。

まず、時刻ｔ１において、タイミング発生回路６０は、制御信号ΦＲＡＭＰ＿ＲＥＳをＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、参照信号発生回路３６のリセット状態が解除される。

また、同じく時刻ｔ１において、タイミング発生回路６０は、制御信号ΦＲＡＭＰ＿ＥＮをＬｏｗレベルからＨｉｇｈレベルへと制御する。これにより、参照信号ＶＲＡＭＰの電圧レベルは、時間の経過とともに基準電圧レベルから徐々に変化（減少）する。

次いで、時刻ｔ２において、タイミング発生回路６０は、制御信号ΦＲＡＭＰ＿ＥＮをＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、参照信号ＶＲＡＭＰの電圧レベルは変化しなくなり、参照信号ＶＲＡＭＰは基準レベルよりも低い第１の電圧のレベルで一定となる。

また、同じく時刻ｔ２において、タイミング発生回路６０は、制御信号ΦＣＲＥＳ１，ΦＣＲＥＳ２，ΦＣＲＥＳ３，ΦＣＲＥＳ４をＬｏｗレベルからＨｉｇｈレベルへと制御する。これにより、比較回路３２のトランジスタＭ１，Ｍ２がオンになり、入力端子と出力端子とが短絡されることで、比較回路３２がリセット状態となる。

次いで、時刻ｔ３において、タイミング発生回路６０は、制御信号ΦＣＲＥＳ１をＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、制御信号ΦＣＲＥＳ１が供給される列の比較回路３２に、オフセットレベルとして第１の電圧レベルがクランプされる。このとき、出力線１６Ａには雑音量に対応する画素信号ＰＩＸが出力されており、制御信号ΦＣＲＥＳ１が供給される列の比較回路３２の閾値電圧は、画素信号ＰＩＸ１のレベルと第１の電圧レベルとの間の電位差に相当する電圧にリセットされる。

次いで、時刻ｔ４において、タイミング発生回路６０は、制御信号ΦＲＡＭＰ＿ＥＮをＬｏｗレベルからＨｉｇｈレベルへと制御する。これにより、参照信号ＶＲＡＭＰの電圧レベルは、時間の経過とともに第１の電圧レベルから徐々に変化（減少）する。

次いで、時刻ｔ５において、タイミング発生回路６０は、制御信号ΦＲＡＭＰ＿ＥＮをＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、参照信号ＶＲＡＭＰの電圧レベルは変化しなくなり、参照信号ＶＲＡＭＰは第１の電圧レベルよりも低い第２の電圧レベルで一定となる。

次いで、時刻ｔ６において、タイミング発生回路６０は、制御信号ΦＣＲＥＳ２をＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、制御信号ΦＣＲＥＳ２が供給される列の比較回路３２に、オフセットレベルとして第２の電圧レベルがクランプされる。このとき、出力線１６Ａには雑音量に対応する画素信号ＰＩＸが出力されており、制御信号ΦＣＲＥＳ２が供給される列の比較回路３２の閾値電圧は、画素信号ＰＩＸ２のレベルと第２の電圧レベルとの間の電位差に相当する電圧にリセットされる。

次いで、時刻ｔ７において、タイミング発生回路６０は、制御信号ΦＲＡＭＰ＿ＥＮをＬｏｗレベルからＨｉｇｈレベルへと制御する。これにより、参照信号ＶＲＡＭＰの電圧レベルは、時間の経過とともに第２の電圧レベルから徐々に変化（減少）する。

次いで、時刻ｔ８において、タイミング発生回路６０は、制御信号ΦＲＡＭＰ＿ＥＮをＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、参照信号ＶＲＡＭＰの電圧レベルは変化しなくなり、参照信号ＶＲＡＭＰは第２の電圧レベルよりも低い第３の電圧レベルで一定となる。

次いで、時刻ｔ９において、タイミング発生回路６０は、制御信号ΦＣＲＥＳ３をＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、制御信号ΦＣＲＥＳ３が供給される列の比較回路３２に、オフセットレベルとして第３の電圧レベルがクランプされる。このとき、出力線１６Ａには雑音量に対応する画素信号ＰＩＸが出力されており、制御信号ΦＣＲＥＳ３が供給される列の比較回路３２の閾値電圧は、画素信号ＰＩＸ３のレベルと第３の電圧レベルとの間の電位差に相当する電圧にリセットされる。

次いで、時刻ｔ１０において、タイミング発生回路６０は、制御信号ΦＲＡＭＰ＿ＥＮをＬｏｗレベルからＨｉｇｈレベルへと制御する。これにより、参照信号ＶＲＡＭＰの電圧レベルは、時間の経過とともに第３の電圧レベルから徐々に変化（減少）する。

次いで、時刻ｔ１１において、タイミング発生回路６０は、制御信号ΦＲＡＭＰ＿ＥＮをＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、参照信号ＶＲＡＭＰの電圧レベルは変化しなくなり、参照信号ＶＲＡＭＰは第３の電圧レベルよりも低い第４の電圧レベルで一定となる。

次いで、時刻ｔ１２において、タイミング発生回路６０は、制御信号ΦＣＲＥＳ４をＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、制御信号ΦＣＲＥＳ４が供給される列の比較回路３２に、オフセットレベルとして第４の電圧レベルがクランプされる。このとき、出力線１６Ａには雑音量に対応する画素信号ＰＩＸが出力されており、制御信号ΦＣＲＥＳ４が供給される列の比較回路３２の閾値電圧は、画素信号ＰＩＸ４のレベルと第４の電圧レベルとの間の電位差に相当する電圧にリセットされる。

次いで、時刻ｔ１３において、タイミング発生回路６０は、制御信号ΦＲＡＭＰ＿ＲＥＳをＬｏｗレベルからＨｉｇｈレベルへと制御する。これにより、参照信号発生回路３６はリセット状態となり、参照信号の電圧レベルは基準レベルに戻る。

次いで、時刻ｔ１４において、タイミング発生回路６０は、制御信号ΦＲＡＭＰ＿ＲＥＳをＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、参照信号発生回路３６のリセット状態が解除される。

また、同じく時刻ｔ１４において、タイミング発生回路６０は、制御信号ΦＲＡＭＰ＿ＥＮをＬｏｗレベルからＨｉｇｈレベルへと制御する。これにより、参照信号ＶＲＡＭＰの電圧レベルは、時間の経過とともに基準レベルから徐々に変化（減少）する。

時刻ｔ１４から時刻ｔ１５までの期間は、雑音量に対応する画素信号ＰＩＸ１，ＰＩＸ２，ＰＩＸ３，ＰＩＸ４に対するＡＤ変換を行う期間である。

参照信号ＶＲＡＭＰの電圧レベルが第１の電圧レベルに達すると、画素信号ＰＩＸ１のレベルと参照信号ＶＲＡＭＰとの間の電位差は、当該列の比較回路３２の閾値電圧となり、比較回路３２の出力信号のレベルが反転する。当該列のメモリ４２は、比較回路３２の出力信号のレベルが反転したタイミングにおいてカウンタ４４Ａから受信しているカウント信号に応じたカウント値を、画素信号ＰＩＸ１のデジタルデータとして保持する。

参照信号ＶＲＡＭＰの電圧レベルが更に減少して第２の電圧レベルに達すると、画素信号ＰＩＸ２のレベルと参照信号ＶＲＡＭＰとの間の電位差は、当該列の比較回路３２の閾値電圧となり、比較回路３２の出力信号のレベルが反転する。当該列のメモリ４２は、比較回路３２の出力信号のレベルが反転したタイミングにおいてカウンタ４４Ａから受信しているカウント信号に応じたカウント値を、画素信号ＰＩＸ２のデジタルデータとして保持する。

参照信号ＶＲＡＭＰの電圧レベルが更に減少して第３の電圧レベルに達すると、画素信号ＰＩＸ３のレベルと参照信号ＶＲＡＭＰとの間の電位差は、当該列の比較回路３２の閾値電圧となり、比較回路３２の出力信号のレベルが反転する。当該列のメモリ４２は、比較回路３２の出力信号のレベルが反転したタイミングにおいてカウンタ４４Ａから受信しているカウント信号に応じたカウント値を、画素信号ＰＩＸ３のデジタルデータとして保持する。

参照信号ＶＲＡＭＰの電圧レベルが更に減少して第４の電圧レベルに達すると、画素信号ＰＩＸ４のレベルと参照信号ＶＲＡＭＰとの間の電位差は、当該列の比較回路３２の閾値電圧となり、比較回路３２の出力信号のレベルが反転する。当該列のメモリ４２は、比較回路３２の出力信号のレベルが反転したタイミングにおいてカウンタ４４Ａから受信しているカウント信号に応じたカウント値を、画素信号ＰＩＸ４のデジタルデータとして保持する。

次いで、時刻ｔ１５において、タイミング発生回路６０は、制御信号ΦＲＡＭＰ＿ＥＮをＨｉｇｈレベルからＬｏｗレベルへと制御し、制御信号ΦＲＡＭＰ＿ＲＥＳをＬｏｗレベルからＨｉｇｈレベルへと制御する。これにより、参照信号発生回路３６はリセット状態となり、参照信号の電圧レベルは基準レベルに戻る。

次いで、時刻ｔ１６において、タイミング発生回路６０は、制御信号ΦＲＡＭＰ＿ＲＥＳをＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、参照信号発生回路３６のリセット状態が解除される。

また、同じく時刻ｔ１６において、タイミング発生回路６０は、制御信号ΦＲＡＭＰ＿ＥＮをＬｏｗレベルからＨｉｇｈレベルへと制御する。これにより、参照信号ＶＲＡＭＰの電圧レベルは、時間の経過とともに基準レベルから徐々に変化（減少）する。

時刻ｔ１６から時刻ｔ１７までの期間は、入射光量に応じた信号量に対応する画素信号ＰＩＸ１，ＰＩＸ２，ＰＩＸ３，ＰＩＸ４に対するＡＤ変換を行う期間である。このときに参照信号発生回路３６Ａから供給される参照信号ＶＲＡＭＰは、光信号振幅に対応したランプ信号とする。

次いで、時刻ｔ１７において、タイミング発生回路６０は、制御信号ΦＲＡＭＰ＿ＥＮをＨｉｇｈレベルからＬｏｗレベルへと制御し、制御信号ΦＲＡＭＰ＿ＲＥＳをＬｏｗレベルからＨｉｇｈレベルへと制御する。これにより、参照信号発生回路３６はリセット状態となり、参照信号の電圧レベルは基準レベルに戻る。

このようにして図３のタイミング図に従った駆動を行うことにより、複数のオフセットレベルを生成して比較回路３２に保持することができ、総ての比較回路３２の出力が一斉に反転するのを抑制することができる。その結果、比較回路３２の出力の一斉反転に伴うＩＲドロップや電流変動に起因するノイズを低減し、ひいては画質を向上することができる。

しかしながら、参考例による駆動方法においては、ＡＤ変換を行う順序に起因して混色が発生し、画質が低下することがあった。

参考例による駆動方法では、時刻ｔ１４から時刻ｔ１５の期間において、雑音量に対応する画素信号ＰＩＸ１，ＰＩＸ２，ＰＩＸ３，ＰＩＸ４のＡＤ変換を、この順序で行っている。この順序を図１の画素配列に対応させると、ＡＤ変換回路部３０Ａでは、Ｒ１画素、Ｂ１画素、Ｒ２画素、Ｂ２画素、の順序で画素信号ＰＩＸのＡＤ変換が行われることになる。

これらのうち、Ｂ１画素の画素信号のＡＤ変換の後、Ｒ２画素の画素信号のＡＤ変換を行う際に、キックバックノイズが発生することがある。キックバックノイズとは、比較回路３２の出力の一斉反転に起因するノイズである。すなわち、Ｂ１画素に対応する列の比較回路３２の出力が一斉反転する際、ＩＲドロップなどによる電位変動が生じ得る。その際、比較回路３２の出力部と容量結合されている箇所に瞬時的な電位変動が起き、他の信号線の信号レベルに影響を与える。このキックバックノイズが共通配線を介して影響を与えることにより、次にＡＤ変換が行われるＲ２画素のＡＤ変換データが本来の値から変化することがある。この影響により、画像の一部が赤色に色付いてしまい、画質劣化が発生する。

なお、Ｒ１画素の画素信号のＡＤ変換の後にＢ１画素の画素信号のＡＤ変換を行う際や、Ｒ２画素の画素信号のＡＤ変換の後にＢ２画素の画素信号のＡＤ変換を行う際にも、キックバックノイズは発生し得る。この場合、画像の一部が青色に色付く画質劣化が発生する可能性はあるが、一般的に青色の色付きは視認性が低いため、画質への影響は相対的に小さい。

次に、本実施形態による光電変換装置の駆動方法について、図４を用いて説明する。なお、ここでは参考例による光電変換装置の駆動方法と異なる点を中心に説明を行い、参考例による光電変換装置の駆動方法と同様の点については適宜説明を省略し或いは簡潔にする。図４は、本実施形態による光電変換装置の駆動方法を示すタイミング図である。図４には、図３と同様、参照信号ＶＲＡＭＰ、制御信号ΦＲＡＭＰ＿ＲＥＳ，ΦＲＡＭＰ＿ＥＮ，ΦＣＲＥＳ１，ΦＣＲＥＳ２，ΦＣＲＥＳ３，ΦＣＲＥＳ４の信号レベルを示している。

本実施形態による光電変換装置の駆動方法は、制御信号ΦＣＲＥＳ２，ΦＣＲＥＳ３をＨｉｇｈレベルからＬｏｗレベルに遷移するタイミングが異なるほかは、参考例による光電変換装置の駆動方法と同様である。

すなわち、時刻ｔ６において、タイミング発生回路６０は、制御信号ΦＣＲＥＳ２ではなく、制御信号ΦＣＲＥＳ３を、ＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、制御信号ΦＣＲＥＳ３が供給される列の比較回路３２に、オフセットレベルとして第２の電圧レベルがクランプされる。このとき、出力線１６Ａには雑音量に対応する画素信号ＰＩＸが出力されており、制御信号ΦＣＲＥＳ３が供給される列の比較回路３２の閾値電圧は、画素信号ＰＩＸ３のレベルと第２の電圧レベルとの間の電位差に相当する電圧にリセットされる。

また、時刻ｔ９において、タイミング発生回路６０は、制御信号ΦＣＲＥＳ３ではなく、制御信号ΦＣＲＥＳ２を、ＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、制御信号ΦＣＲＥＳ２が供給される列の比較回路３２に、オフセットレベルとして第３の電圧レベルがクランプされる。このとき、出力線１６Ａには雑音量に対応する画素信号ＰＩＸが出力されており、制御信号ΦＣＲＥＳ２が供給される列の比較回路３２の閾値電圧は、画素信号ＰＩＸ２のレベルと第３の電圧レベルとの間の電位差に相当する電圧にリセットされる。

これにより、比較回路３２の閾値電圧は、画素信号ＰＩＸ１が供給される比較回路３２、画素信号ＰＩＸ３が供給される比較回路３２、画素信号ＰＩＸ２が供給される比較回路３２、画素信号ＰＩＸ４が供給される比較回路３２の順序で段階的に変化する。

その結果、時刻ｔ１４から時刻ｔ１５の期間における雑音量に対応する画素信号ＰＩＸのＡＤ変換は、画素信号ＰＩＸ１，ＰＩＸ３，ＰＩＸ２，ＰＩＸ４の順序で行われる。この順序を図１の画素配列に対応させると、ＡＤ変換回路部３０Ａでは、Ｒ１画素、Ｒ２画素、Ｂ１画素、Ｂ２画素、の順序で画素信号ＰＩＸのＡＤ変換が行われることになる。

つまり、参考例による駆動方法では、Ｒ画素の画素信号のＡＤ変換の後にＢ画素の画素信号のＡＤ変換を行う回数が２回、Ｂ画素の画素信号のＡＤ変換の後にＲ画素の画素信号のＡＤ変換を行う回数が１回である。これに対し、本実施形態による駆動方法では、Ｒ画素の画素信号のＡＤ変換の後にＢ画素の画素信号のＡＤ変換を行う回数が１回、Ｂ画素の画素信号のＡＤ変換の後にＲ画素の画素信号のＡＤ変換を行う回数が０回である。

すなわち、本実施形態の駆動方法は、オフセットレベルを４値に分けたときに混色の影響が最小になる駆動方法となる。また、本実施形態の駆動方法では、Ｒ画素の画素信号のＡＤ変換の後にＢ画素の画素信号のＡＤ変換を行うように構成することで、分光感度の高い画素に対する混色の影響を低減し、混色が目立たないようにている。したがって、本実施形態の駆動方法によれば、混色による影響を抑制し、画質を向上することができる。

なお、本実施形態ではオフセットレベルを４値としたが、同様の方法により４値以上のオフセットレベルを保持することも可能である。例えば、オフセットレベルを６値に設定し、Ｒ画素、Ｒ画素、Ｒ画素、Ｂ画素、Ｂ画素、Ｂ画素の順番で画素信号のＡＤ変換を行うように構成することができる。

このように、本実施形態によれば、比較精度の高い比較回路を備えた光電変換装置及びその駆動方法を実現することができる。これにより、混色による影響を抑制し、画質を向上することができる。

［第２実施形態］
本発明の第２実施形態による光電変換装置及びその駆動方法について、図５を用いて説明する。第１実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図５は、本実施形態による光電変換装置の駆動方法を示すタイミング図である。

本実施形態では、第１実施形態による光電変換装置の他の駆動方法を説明する。
本実施形態の駆動方法は、図５に示すように、制御信号ΦＲＡＭＰ＿ＥＮがＨｉｇｈレベルとなる時刻ｔ７から時刻ｔ８までの期間の長さが異なるほかは、図４に示す第１実施形態の駆動方法と同様である。

すなわち、本実施形態においては、制御信号ΦＲＡＭＰ＿ＥＮがＨｉｇｈレベルとなる時刻ｔ７から時刻ｔ８までの期間の長さが、時刻ｔ４から時刻ｔ５までの期間の長さ及び時刻ｔ１０から時刻ｔ１１までの期間の長さよりも長くなっている。

時刻ｔ７から時刻ｔ８までの期間は、参照信号ＶＲＡＭＰの電圧レベルを第２の電圧レベルから第３の電圧レベルに遷移する期間である。この期間を長くすることにより、第２の電圧レベルと第３の電圧レベルとの電位差は大きくなる。したがって、時刻ｔ１４から時刻ｔ１５までの期間において画素信号ＰＩＸをＡＤ変換する際に、画素信号ＰＩＸ３をＡＤ変換するタイミングと画素信号ＰＩＸ２をＡＤ変換するタイミングとの間の時間差を、第１実施形態の場合よりも大きくすることができる。

ここで、Ｒ画素の画素信号ＰＩＸ３のＡＤ変換の際に発生するキックバックノイズは、時間の経過とともに収束していく。したがって、画素信号ＰＩＸ３をＡＤ変換するタイミングと画素信号ＰＩＸ２をＡＤ変換するタイミングとの間の時間差を大きくすることにより、Ｂ画素の画素信号ＰＩＸ２のＡＤ変換を行う際におけるＲ画素起因のキックバックノイズを低減することができる。したがって、本実施形態の駆動方法によれば、混色による影響を更に抑制し、画質を向上することができる。

このように、本実施形態によれば、比較精度の高い比較回路を備えた光電変換装置及びその駆動方法を実現することができる。これにより、混色による影響を抑制し、画質を向上することができる。

［第３実施形態］
本発明の第３実施形態による光電変換装置及びその駆動方法について、図６を用いて説明する。第１及び第２実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図６は、本実施形態による光電変換装置における比較回路の構成例を示す回路図である。

本実施形態による光電変換装置は、図６に示すように、比較回路３２の回路構成が、第１実施形態による光電変換装置とは異なっている。

すなわち、本実施形態による光電変換装置の比較回路３２は、図６に示すように、トランジスタＭ１，Ｍ２及び入力容量Ｃ１，Ｃ２に加え、トランジスタＭ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８を更に有している。トランジスタＭ３～Ｍ８が、図２における差動対回路３４に対応している。図６には、ＰＭＯＳ入力の差動対回路で構成される比較回路３２を示している。この場合、トランジスタＭ１，Ｍ２，Ｍ７，Ｍ８はＮ型ＭＯＳトランジスタで構成され、トランジスタＭ３，Ｍ４，Ｍ５，Ｍ６はＰ型ＭＯＳトランジスタで構成される。なお、比較回路３２は、ＮＭＯＳ入力の差動対回路で構成することもできる。

トランジスタＭ５は画素信号ＰＩＸが入力される側の入力トランジスタであり、トランジスタＭ６は参照信号ＶＲＡＭＰが入力される側の入力トランジスタである。トランジスタＭ５のドレインが比較回路３２の出力端子ｏｕｔとなる。

トランジスタＭ３，Ｍ４は、差動対回路のテール電流源を構成している。すなわち、差動対回路のテール電流源は、電流源用のトランジスタＭ３とゲート接地トランジスタＭ４の２段階で構成されている。トランジスタＭ３のソースは、電源ノードに接続されている。トランジスタＭ３のドレインは、トランジスタＭ４のソースに接続されている。トランジスタＭ４のドレインは、トランジスタＭ５のソース及びトランジスタＭ６のソースに接続されている。トランジスタＭ３のゲートには、バッファ回路７０を介して制御信号ΦＣＢＩＡＳが供給される。また、トランジスタＭ４のゲートには、バッファ回路８０を介して制御信号ΦＣＧＡＴＥが供給される。

トランジスタＭ５のドレインは、トランジスタＭ７のドレインに接続されている。トランジスタＭ６のドレインは、トランジスタＭ７のゲート並びにトランジスタＭ８のドレイン及びゲートに接続されている。トランジスタＭ７のソース及びトランジスタＭ８のソースは、基準電圧（接地）ノードに接続されている。

トランジスタＭ１は、図２における－側入力端子に対応するトランジスタＭ５のゲートと、＋側出力端子に対応するトランジスタＭ５のドレインとの間に接続される。トランジスタＭ２は、図２における＋側入力端子に対応するトランジスタＭ６のゲートと、－側出力端子に対応するトランジスタＭ６のドレインとの間に接続される。

一般的な光電変換装置では、制御信号ΦＣＢＩＡＳを各列の比較回路３２に供給する配線及び制御信号ΦＣＧＡＴＥを各列の比較回路３２に供給する配線は、総ての列に共通の配線とするのが通常である。

一方、本実施形態による光電変換装置では、制御信号ΦＣＢＩＡＳを供給する配線及び制御信号ΦＣＧＡＴＥを供給する配線をそれぞれ２本ずつ設け、これら２つの配線を、Ｒ画素用の信号配線と、Ｂ画素用の信号配線とに振り分けている。

具体的には、バッファ回路７０に接続して、行方向（列走査方向）に配された２本の配線７２，７４を設けている。そして、配線７２は、Ｒ画素に対応する列（画素信号ＰＩＸ１が出力される列及び画素信号ＰＩＸ３が出力される列に対応）の比較回路３２に接続している。また、配線７４は、Ｂ画素に対応する列（画素信号ＰＩＸ２が出力される列及び画素信号ＰＩＸ４が出力される列に対応）の比較回路３２に接続している。

また、バッファ回路８０に接続して、行方向（列走査方向）に配された２本の配線８２，８４を設けている。そして、配線８２は、Ｒ画素に対応する列（画素信号ＰＩＸ１が出力される列及び画素信号ＰＩＸ３が出力される列に対応）の比較回路３２に接続している。配線８４は、Ｂ画素に対応する列（画素信号ＰＩＸ２が出力される列及び画素信号ＰＩＸ４が出力される列に対応）の比較回路３２に接続している。

このように構成することで、キックバックノイズの伝搬経路となりうる制御線をＲ画素用の配線とＢ画素用の配線とに分けることができ、Ｒ画素とＢ画素との間の混色が更に生じにくくなる。このような構成は、混色の抑制のみならず、スミア等のストリーキングに対しても低減効果が見込まれる。

このように、本実施形態によれば、比較精度の高い比較回路を備えた光電変換装置及びその駆動方法を実現することができる。これにより、混色による影響を抑制し、画質を向上することができる。

［第４実施形態］
本発明の第４実施形態による光電変換装置及びその駆動方法について、図７及び図８を用いて説明する。第１乃至第３実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図７は、本実施形態による光電変換装置の概略構成を示すブロック図である。図８は、本実施形態による光電変換装置の駆動方法を示すタイミング図である。

本実施形態による光電変換装置は、制御信号ΦＣＲＥＳ１，ΦＣＲＥＳ２，ΦＣＲＥＳ３，ΦＣＲＥＳ４で制御される比較回路３２が、第１乃至第３実施形態による光電変換装置とは異なっている。

すなわち、本実施形態による光電変換装置では、図７に示すように、Ｒ１画素及びＲ２画素は、出力線１６Ａを介して、ＡＤ変換回路部３０Ａの比較回路３２に接続されている。Ｇｂ１画素及びＧｂ２画素は、出力線１６Ｂを介して、ＡＤ変換回路部３０Ａの比較回路３２に接続されている。Ｂ１画素及びＢ２画素は、出力線１６Ａを介して、ＡＤ変換回路部３０Ｂの比較回路３２に接続されている。Ｇｒ１画素及びＧｒ２画素は、出力線１６Ｂを介して、ＡＤ変換回路部３０Ｂの比較回路３２に接続されている。ＡＤ変換回路部３０Ａ，３０Ｂの各々において、出力線１６Ａに接続される比較回路３２と出力線１６Ｂに接続される比較回路３２とは交互に配されている。

ＡＤ変換回路部３０Ａにおいて、制御信号ΦＣＲＥＳ１により制御される比較回路３２に接続される画素１２は、Ｒ１画素である。ＡＤ変換回路部３０Ａにおいて、制御信号ΦＣＲＥＳ２により制御される比較回路３２に接続される画素１２は、Ｇｂ１画素である。ＡＤ変換回路部３０Ａにおいて、制御信号ΦＣＲＥＳ３により制御される比較回路３２に接続される画素１２は、Ｒ２画素である。ＡＤ変換回路部３０Ａにおいて、制御信号ΦＣＲＥＳ４により制御される比較回路３２に接続される画素１２は、Ｇｂ２画素である。

また、ＡＤ変換回路部３０Ｂにおいて、制御信号ΦＣＲＥＳ１により制御される比較回路３２に接続される画素１２は、Ｂ１画素である。ＡＤ変換回路部３０Ｂにおいて、制御信号ΦＣＲＥＳ２により制御される比較回路３２に接続される画素１２は、Ｇｒ１画素である。ＡＤ変換回路部３０Ｂにおいて、制御信号ΦＣＲＥＳ３により制御される比較回路３２に接続される画素１２は、Ｂ２画素である。ＡＤ変換回路部３０Ｂにおいて、制御信号ΦＣＲＥＳ４により制御される比較回路３２に接続される画素１２は、Ｇｒ２画素である。

なお、ＡＤ変換回路部３０Ａに供給される制御信号ΦＣＲＥＳ１，ΦＣＲＥＳ２，ΦＣＲＥＳ３，ΦＣＲＥＳ４と、ＡＤ変換回路部３０Ｂに供給される制御信号ΦＣＲＥＳ１，ΦＣＲＥＳ２，ΦＣＲＥＳ３，ΦＣＲＥＳ４とは、同じでもよいし、異なってもよい。

次に、本実施形態による光電変換装置の動作について、図８を用いて説明する。ここでは、ＡＤ変換回路部３０Ａを例にして説明するが、ＡＤ変換回路部３０Ｂについても同様である。図８には、図３と同様、参照信号ＶＲＡＭＰ、制御信号ΦＲＡＭＰ＿ＲＥＳ，ΦＲＡＭＰ＿ＥＮ，ΦＣＲＥＳ１，ΦＣＲＥＳ２，ΦＣＲＥＳ３，ΦＣＲＥＳ４の信号レベルを示している。

ここで、Ｒ１画素は、画素信号ＰＩＸ１を、制御信号ΦＣＲＥＳ１により制御される比較回路３２に出力するものとする。Ｇｂ１画素は、画素信号ＰＩＸ２を、制御信号ΦＣＲＥＳ２により制御される比較回路３２に出力するものとする。Ｒ２画素は、画素信号ＰＩＸ３を、制御信号ΦＣＲＥＳ３により制御される比較回路３２に出力するものとする。Ｇｂ２画素は、画素信号ＰＩＸ４を、制御信号ΦＣＲＥＳ４により制御される比較回路３２に出力するものとする。

Ｇｂ１画素及びＧｂ２画素は、Ｒ１画素及びＲ２画素よりも分光感度が高い。したがって、Ｇｂ１画素の画素信号ＰＩＸ２及びＧｂ２画素の画素信号ＰＩＸ４のリセットレベルＡＤ変換は、Ｒ１画素の画素信号ＰＩＸ１及びＲ２画素の画素信号ＰＩＸ３のリセットレベルのＡＤ変換よりも先に行うことが望ましい。具体的には、例えば図８に示すように、画素信号ＰＩＸ２，ＰＩＸ４，ＰＩＸ１，ＰＩＸ３の順序でリセットレベルのＡＤ変換を行うことができる。この順序を図７の画素配列に対応させると、ＡＤ変換回路部３０Ａでは、Ｇｂ１画素、Ｇｂ２画素、Ｒ１画素、Ｒ２画素、の順序で画素信号ＰＩＸのＡＤ変換が行われることになる。このような順序で駆動することにより、第１実施形態と同様、分光感度の高い画素に対する混色の影響を低減し、混色を目立たなくすることができる。

ＡＤ変換回路部３０Ｂにおいては、Ｂ１画素及びＢ２画素よりも分光感度が高いＧｒ１画素及びＧｒ２画素の画素信号のリセットレベルのＡＤ変換を、Ｂ１画素及びＢ２画素の画素信号のリセットレベルのＡＤ変換よりも先に行うように構成すればよい。

このように、本実施形態によれば、比較精度の高い比較回路を備えた光電変換装置及びその駆動方法を実現することができる。これにより、混色による影響を抑制し、画質を向上することができる。

［第５実施形態］
本発明の第５実施形態による光電変換装置及びその駆動方法について、図９を用いて説明する。第１乃至第４実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図９は、本実施形態による光電変換装置の概略構成を示すブロック図である。

本実施形態による光電変換装置は、制御信号ΦＣＲＥＳ１，ΦＣＲＥＳ２，ΦＣＲＥＳ３，ΦＣＲＥＳ４で制御される比較回路３２が、第１乃至第４実施形態による光電変換装置とは異なっている。

すなわち、本実施形態による光電変換装置では、図９に示すように、Ｒ１画素、Ｒ２画素、Ｇｒ１画素及びＧｒ２画素は、出力線１６Ａを介して、ＡＤ変換回路部３０Ａの比較回路３２に接続されている。Ｂ１画素、Ｂ２画素、Ｇｂ１画素及びＧｂ２画素は、出力線１６Ｂを介して、ＡＤ変換回路部３０Ｂの比較回路３２に接続されている。

ＡＤ変換回路部３０Ａにおいて、制御信号ΦＣＲＥＳ１により制御される比較回路３２に接続される画素１２は、Ｒ１画素である。ＡＤ変換回路部３０Ａにおいて、制御信号ΦＣＲＥＳ２により制御される比較回路３２に接続される画素１２は、Ｇｒ１画素である。ＡＤ変換回路部３０Ａにおいて、制御信号ΦＣＲＥＳ３により制御される比較回路３２に接続される画素１２は、Ｒ２画素である。ＡＤ変換回路部３０Ａにおいて、制御信号ΦＣＲＥＳ４により制御される比較回路３２に接続される画素１２は、Ｇｒ２画素である。

また、ＡＤ変換回路部３０Ｂにおいて、制御信号ΦＣＲＥＳ１により制御される比較回路３２に接続される画素１２は、Ｇｂ１画素である。ＡＤ変換回路部３０Ｂにおいて、制御信号ΦＣＲＥＳ２により制御される比較回路３２に接続される画素１２は、Ｂ１画素である。ＡＤ変換回路部３０Ｂにおいて、制御信号ΦＣＲＥＳ３により制御される比較回路３２に接続される画素１２は、Ｇｂ２画素である。ＡＤ変換回路部３０Ｂにおいて、制御信号ΦＣＲＥＳ４により制御される比較回路３２に接続される画素１２は、Ｂ２画素である。

なお、ＡＤ変換回路部３０Ａに供給される制御信号ΦＣＲＥＳ１，ΦＣＲＥＳ２，ΦＣＲＥＳ３，ΦＣＲＥＳ４と、ＡＤ変換回路部３０Ｂに供給される制御信号ΦＣＲＥＳ１，ΦＣＲＥＳ２，ΦＣＲＥＳ３，ΦＣＲＥＳ４とは、同じでもよいし、異なってもよい。

次に、本実施形態による光電変換装置の動作について、図８を参照して説明する。ここでは、ＡＤ変換回路部３０Ａを例にして説明するが、ＡＤ変換回路部３０Ｂについても同様である。

ここで、Ｒ１画素は、画素信号ＰＩＸ１を、制御信号ΦＣＲＥＳ１により制御される比較回路３２に出力するものとする。Ｇｒ１画素は、画素信号ＰＩＸ２を、制御信号ΦＣＲＥＳ２により制御される比較回路３２に出力するものとする。Ｒ２画素は、画素信号ＰＩＸ３を、制御信号ΦＣＲＥＳ３により制御される比較回路３２に出力するものとする。Ｇｒ２画素は、画素信号ＰＩＸ４を、制御信号ΦＣＲＥＳ４により制御される比較回路３２に出力するものとする。

Ｇｒ１画素及びＧｒ２画素は、Ｒ１画素及びＲ２画素よりも分光感度が高い。したがって、Ｇｒ１画素の画素信号ＰＩＸ２及びＧｒ２画素の画素信号ＰＩＸ４のリセットレベルＡＤ変換は、Ｒ１画素の画素信号ＰＩＸ１及びＲ２画素の画素信号ＰＩＸ３のリセットレベルのＡＤ変換よりも先に行うことが望ましい。具体的には、第４実施形態と同様、例えば図８に示すように、画素信号ＰＩＸ２，ＰＩＸ４，ＰＩＸ１，ＰＩＸ３の順序でリセットレベルのＡＤ変換を行うことができる。この順序を図９の画素配列に対応させると、ＡＤ変換回路部３０Ａでは、Ｇｒ１画素、Ｇｒ２画素、Ｒ１画素、Ｒ２画素、の順序で画素信号ＰＩＸのＡＤ変換が行われることになる。このような順序で駆動することにより、第１実施形態と同様、分光感度の高い画素に対する混色の影響を低減し、混色を目立たなくすることができる。

ＡＤ変換回路部３０Ｂにおいては、Ｂ１画素及びＢ２画素よりも分光感度が高いＧｂ１画素及びＧｂ２画素の画素信号のリセットレベルのＡＤ変換を、Ｂ１画素及びＢ２画素の画素信号のリセットレベルのＡＤ変換よりも先に行うように構成すればよい。

このように、本実施形態によれば、比較精度の高い比較回路を備えた光電変換装置及びその駆動方法を実現することができる。これにより、混色による影響を抑制し、画質を向上することができる。

［第６実施形態］
本発明の第６実施形態による撮像システムについて、図１０を用いて説明する。図１０は、本実施形態による撮像システムの概略構成を示すブロック図である。

上記第１乃至第５実施形態で述べた光電変換装置１００は、種々の撮像システムに適用可能である。適用可能な撮像システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と撮像装置とを備えるカメラモジュールも、撮像システムに含まれる。図１０には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。

図１０に例示した撮像システム２００は、撮像装置２０１、被写体の光学像を撮像装置２０１に結像させるレンズ２０２、レンズ２０２を通過する光量を可変にするための絞り２０４、レンズ２０２の保護のためのバリア２０６を有する。レンズ２０２及び絞り２０４は、撮像装置２０１に光を集光する光学系である。撮像装置２０１は、第１乃至第５実施形態のいずれかで説明した光電変換装置１００であって、レンズ２０２により結像された光学像を画像データに変換する。

撮像システム２００は、また、撮像装置２０１より出力される出力信号の処理を行う信号処理部２０８を有する。信号処理部２０８は、撮像装置２０１が出力するデジタル信号から画像データの生成を行う。また、信号処理部２０８は必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。撮像装置２０１は、信号処理部２０８で処理されるデジタル信号を生成するＡＤ変換部を備えうる。ＡＤ変換部は、撮像装置２０１の光電変換部が形成された半導体層（半導体基板）に形成されていてもよいし、撮像装置２０１の光電変換部が形成された半導体層とは別の半導体基板に形成されていてもよい。また、信号処理部２０８が撮像装置２０１と同一の半導体基板に形成されていてもよい。

撮像システム２００は、更に、画像データを一時的に記憶するためのメモリ部２１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）２１２を有する。更に撮像システム２００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体２１４、記録媒体２１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）２１６を有する。なお、記録媒体２１４は、撮像システム２００に内蔵されていてもよく、着脱可能であってもよい。

更に撮像システム２００は、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部２１８、撮像装置２０１と信号処理部２０８に各種タイミング信号を出力するタイミング発生部２２０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム２００は少なくとも撮像装置２０１と、撮像装置２０１から出力された出力信号を処理する信号処理部２０８とを有すればよい。

撮像装置２０１は、撮像信号を信号処理部２０８に出力する。信号処理部２０８は、撮像装置２０１から出力される撮像信号に対して所定の信号処理を実施し、画像データを出力する。信号処理部２０８は、撮像信号を用いて、画像を生成する。

このように、本実施形態によれば、第１乃至第５実施形態による光電変換装置を適用した撮像システムを実現することができる。

［第７実施形態］
本発明の第７実施形態による撮像システム及び移動体について、図１１を用いて説明する。図１１は、本実施形態による撮像システム及び移動体の構成を示す図である。

図１１（ａ）は、車載カメラに関する撮像システムの一例を示したものである。撮像システム３００は、撮像装置３１０を有する。撮像装置３１０は、上記第１乃至第５実施形態のいずれかに記載の光電変換装置１００である。撮像システム３００は、撮像装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、撮像システム３００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部３１４を有する。また、撮像システム３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差取得部３１４や距離取得部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated circuit）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

撮像システム３００は車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

本実施形態では、車両の周囲、例えば前方又は後方を撮像システム３００で撮像する。図１１（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の撮像システムを示した。車両情報取得装置３２０が、撮像システム３００ないしは撮像装置３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。

上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。

また、上記実施形態では、画素アレイの各列にそれぞれ２本ずつの出力線を配し、これら出力線を別々のＡＤ変換回路部に接続した例を説明したが、画素アレイの各列にそれぞれ１本ずつの出力線を配し、総ての出力線を１つのＡＤ変換回路部に接続してもよい。

また、上記実施形態では、カラーフィルタ配列としてベイヤー配列を示したが、カラーフィルタ配列はベイヤー配列に限定されるものではない。また、カラーフィルタ配列は、ＲＧＢ配列のみならず、シアン色のＣＦを備えたＣ画素と、マゼンダ色のＣＦを備えたＭ画素と、黄色のＣＦを備えたＹ画素と、Ｗ画素とを含むＣＭＹＷ配列のカラーフィルタであってもよい。また、画素領域１０を構成する複数の画素１２は、これら色画素のほか、入射光を色分離せず直接検出する画素（ホワイト画素）や、赤外線検出用の画素を含んでもよい。

また、上記第６及び第７実施形態に示した撮像システムは、本発明の光電変換装置を適用しうる撮像システム例を示したものであり、本発明の光電変換装置を適用可能な撮像システムは図１０及び図１１に示した構成に限定されるものではない。

本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

なお、上記実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０…画素領域
１２…画素
１４…制御線
１６…出力線
２０…垂直走査回路
３０Ａ，３０Ｂ…ＡＤ変換回路部
３２…比較回路
３６Ａ，３６Ｂ…参照信号発生回路
４２…メモリ
４４Ａ，４４Ｂ…カウンタ
５０Ａ，５０Ｂ…水平走査回路
６０…タイミング発生回路
１００…光電変換装置

Claims (19)

1. 複数の列をなすように配された複数の画素と、
   前記複数の列に対応して設けられた複数の比較回路と、
   前記複数の比較回路を制御する制御回路と、を有し、
   前記複数の比較回路は、
   第１の色に感度を有する第１の画素に接続された第１の比較回路と、
   前記第１の比較回路の隣の列に配され、前記第１の色と異なる第２の色に感度を有する第２の画素に接続された第２の比較回路と、
   前記第２の比較回路の隣の列に配され、前記第１の色に感度を有する第３の画素に接続された第３の比較回路と、を含み、
   前記第１の画素及び前記第３の画素の分光感度は、前記第２の画素の分光感度よりも高く、
   前記複数の比較回路の各々は、対応する列の画素から出力される画素信号と、時間の経過に応じてレベルが変化する参照信号と、を比較し、前記画素信号と前記参照信号との差が閾値よりも小さい場合と大きい場合とで異なるレベルを示す比較信号を出力するように構成され、
   前記制御回路は、前記第１の比較回路、前記第３の比較回路、前記第２の比較回路の順序で前記閾値が段階的に変化するように、前記複数の比較回路の前記閾値を制御するように構成されており、
   前記複数の比較回路の前記閾値を設定する際に前記参照信号の電圧レベルを変化する方向は、前記画素信号をアナログデジタル変換する際に前記参照信号の電圧レベルを変化する方向と同じである
   ことを特徴とする光電変換装置。
2. 前記複数の比較回路の各々は、前記画素信号を受ける第１の入力ノードと第１の出力ノードとを接続する第１のリセットスイッチ、及び、前記参照信号を受ける第２の入力ノードと第２の出力ノードとを接続する第２のリセットスイッチを有し、
   前記制御回路は、前記第１のリセットスイッチ及び前記第２のリセットスイッチをオンからオフへ切り替えるタイミングによって、前記複数の比較回路の前記閾値を制御する
   ことを特徴とする請求項１記載の光電変換装置。
3. 前記複数の比較回路の各々は、前記画素信号を受ける第１の入力ノードと第１の出力ノードとを接続する第１のリセットスイッチ、及び、前記参照信号を受ける第２の入力ノードと第２の出力ノードとを接続する第２のリセットスイッチを有し、
   前記制御回路は、前記第１の比較回路、前記第３の比較回路、前記第２の比較回路の順に、前記第１のリセットスイッチ及び前記第２のリセットスイッチをオンからオフへ切り替えるタイミングを遅らせることによって、前記複数の比較回路の前記閾値を制御する
   ことを特徴とする請求項１記載の光電変換装置。
4. 前記複数の比較回路の各々は、前記画素信号を受ける第１の入力ノードと第１の出力ノードとを接続する第１のリセットスイッチ、及び、前記参照信号を受ける第２の入力ノードと第２の出力ノードとを接続する第２のリセットスイッチを有し、
   前記閾値は、前記第１のリセットスイッチ及び前記第２のリセットスイッチがオンからオフへ切り替わった時における、前記第１の入力ノードと前記第２の入力ノードとの電位差である
   ことを特徴とする請求項１記載の光電変換装置。
5. 前記複数の比較回路は、前記第３の比較回路の隣の列に配され、前記第２の色に感度を有する第４の画素に接続された第４の比較回路を更に有し、
   前記制御回路は、前記第１の比較回路、前記第３の比較回路、前記第２の比較回路、前記第４の比較回路の順序で前記閾値が段階的に変化するように、前記複数の比較回路の前記閾値を制御するように構成されている
   ことを特徴とする請求項１乃至４のいずれか１項に記載の光電変換装置。
6. 前記複数の列に対応して設けられた複数のメモリを更に有し、
   前記複数のメモリの各々は、対応する列の比較回路から出力される前記比較信号のレベルが変化するタイミングに応じたカウント値を、前記画素信号のデジタルデータとして保持する
   ことを特徴とする請求項１乃至５のいずれか１項に記載の光電変換装置。
7. 前記制御回路は、前記第１の比較回路、前記第３の比較回路、前記第２の比較回路の順序で前記閾値が段階的に減少するように、前記複数の比較回路の前記閾値を制御するように構成されている
   ことを特徴とする請求項１乃至６のいずれか１項に記載の光電変換装置。
8. 前記第２の比較回路の閾値と前記第３の比較回路の閾値との差は、前記第１の比較回路の閾値と前記第３の比較回路の閾値との差よりも大きい
   ことを特徴とする請求項１乃至７のいずれか１項に記載の光電変換装置。
9. 前記制御回路から前記第１の比較回路及び前記第３の比較回路に制御信号を供給する配線と、前記制御回路から前記第２の比較回路に制御信号を供給する配線と、が異なっている
   ことを特徴とする請求項１乃至８のいずれか１項に記載の光電変換装置。
10. 前記参照信号は、前記複数の比較回路に入力される共通の信号である
    ことを特徴とする請求項１乃至９のいずれか１項に記載の光電変換装置。
11. 前記第１の画素と前記第２の画素とは、隣り合う行の隣り合う列に配されている
    ことを特徴とする請求項１乃至１０のいずれか１項に記載の光電変換装置。
12. 前記第１の画素は、Ｒ画素であり、
    前記第２の画素は、Ｂ画素である
    ことを特徴とする請求項１１記載の光電変換装置。
13. 前記第１の画素と前記第２の画素とは、隣り合う行の同じ列に配されている
    ことを特徴とする請求項１乃至１０のいずれか１項に記載の光電変換装置。
14. 前記第１の画素と前記第２の画素とは、同じ行の隣り合う列に配されている
    ことを特徴とする請求項１乃至１０のいずれか１項に記載の光電変換装置。
15. 前記第１の画素は、Ｇ画素であり、
    前記第２の画素は、Ｒ画素である
    ことを特徴とする請求項１３又は１４記載の光電変換装置。
16. 前記第１の画素は、Ｇ画素であり、
    前記第２の画素は、Ｂ画素である
    ことを特徴とする請求項１３又は１４記載の光電変換装置。
17. 前記制御回路から前記第１の比較回路にリセット信号を供給する第１のリセット信号線と、前記制御回路から前記第２の比較回路にリセット信号を供給する第２のリセット信号線と、前記制御回路から前記第３の比較回路にリセット信号を供給する第３のリセット信号線と、を更に有する
    ことを特徴とする請求項１乃至１６のいずれか１項に記載の光電変換装置。
18. 請求項１乃至１７のいずれか１項に記載の光電変換装置と、
    前記光電変換装置から出力される信号を処理する信号処理部と
    を有することを特徴とする撮像システム。
19. 移動体であって、
    請求項１乃至１７のいずれか１項に記載の光電変換装置と、
    前記光電変換装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
    前記距離情報に基づいて前記移動体を制御する制御手段と
    を有することを特徴とする移動体。

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