JP7566578B2 - 撮像装置、撮像システム及び撮像装置の駆動方法 - Google Patents

Description

本発明は、撮像装置、撮像システム及び撮像装置の駆動方法に関する。

撮像装置において、広いダイナミックレンジと読み出し高速性を両立するための技術として、入射光量に応じて画素毎に増幅回路のゲインを切り替える方法が提案されている。特許文献１には、当該技術において、増幅回路のゲインが切り替わる境界付近に生じる輝度の段差を補正する方法が記載されている。また、特許文献２には、サンプルホールド回路を用いて読み出し速度を高速化する技術が記載されている。

特開２０１７－０７９４６４号公報 特開２００１－０４５３７８号公報

しかしながら、入射光量に応じて画素毎に増幅回路のゲインの切り替えを行う撮像装置にサンプルホールド回路を適用すると、画素リセットレベルの信号を読み出す際に誤差を生じることがあった。その結果、増幅回路のゲインが切り替わる境界付近に生じる輝度の段差を適切に補正できず、画質が低下することがあった。

本発明の目的は、入射光量に応じて画素毎に増幅回路のゲインを切り替える撮像装置において、読み出し速度を低下することなく高品質の画像を取得するための技術を提供することにある。

本発明の一観点によれば、光電変換部を有し、前記光電変換部で生成された電荷の量に基づく画素信号を出力する画素と、前記画素から前記画素信号が出力される出力線と、前記出力線に接続された読み出し回路部と、前記画素及び前記読み出し回路部を制御する制御部と、を有し、前記読み出し回路部は、増幅回路と、前記増幅回路をリセットする第１スイッチと、サンプルホールド回路と、前記増幅回路と前記サンプルホールド回路との間に設けられた第２スイッチと、前記画素信号のレベルに応じて前記増幅回路のゲインを切り替えるゲイン切り替え回路と、を有し、前記制御部は、前記第１スイッチをオンにして前記増幅回路をリセットする第１の期間と、前記第２スイッチをオンにして前記増幅回路と前記サンプルホールド回路とを接続する第２の期間と、を実行するように構成されており、前記第１の期間と前記第２の期間とは少なくとも一部が重なっており、前記第２の期間において前記第２スイッチをオンからオフに遷移するタイミングは、前記第１の期間において前記第１スイッチをオンからオフに遷移するタイミングよりも後であり、前記制御部は、前記画素から、第１の露光期間の間に前記光電変換部で生成された電荷の量に基づく第１の画素信号と、前記第１の露光期間よりも短い第２の露光期間の間に前記光電変換部で生成された電荷の量に基づく第２の画素信号と、を出力するように構成されており、前記制御部は、前記第２の画素信号を読み出す動作において、前記第１の期間及び前記第２の期間を実行するように構成されている撮像装置が提供される。
また、本発明の他の一観点によれば、光電変換部を有し、前記光電変換部で生成された電荷の量に基づく画素信号を出力する画素と、前記画素から前記画素信号が出力される出力線と、前記出力線に接続された読み出し回路部と、前記出力線に定電圧を供給する電圧供給回路と、前記画素及び前記読み出し回路部を制御する制御部と、を有し、前記読み出し回路部は、増幅回路と、前記増幅回路をリセットする第１スイッチと、サンプルホールド回路と、前記増幅回路と前記サンプルホールド回路との間に設けられた第２スイッチと、前記画素信号のレベルに応じて前記増幅回路のゲインを切り替えるゲイン切り替え回路と、を有し、前記制御部は、前記第１スイッチをオンにして前記増幅回路をリセットする第１の期間と、前記第２スイッチをオンにして前記増幅回路と前記サンプルホールド回路とを接続する第２の期間と、を実行するように構成されており、前記第１の期間と前記第２の期間とは少なくとも一部が重なっており、前記第２の期間において前記第２スイッチをオンからオフに遷移するタイミングは、前記第１の期間において前記第１スイッチをオンからオフに遷移するタイミングよりも後であり、前記読み出し回路部は、前記サンプルホールド回路が保持する前記画素信号と参照信号とを比較する比較器を更に有し、前記ゲイン切り替え回路は、前記比較器による判定の結果に応じて前記増幅回路のゲインを切り替え、前記制御部は、第１ゲインで増幅された前記画素信号のレベルが前記参照信号のレベルよりも高い場合に、前記増幅回路のゲインを前記第１ゲインよりも小さい第２ゲインに設定し、前記読み出し回路部は、前記比較器を含み、前記増幅回路により増幅された前記画素信号をアナログデジタル変換するアナログデジタル変換回路を更に有し、リセット状態の前記画素から出力された基準電圧に基づく第１デジタル画素信号と、増幅された前記画素信号に基づく第２デジタル画素信号と、を出力するように構成されており、前記制御部は、前記読み出し回路部を制御して、前記基準電圧に対して第１の振幅をなす第１電圧を前記出力線に供給し、前記第２ゲインで増幅したときの第１デジタル値と、前記第１ゲインで増幅したときの第３デジタル値と、を取得し、前記基準電圧に対して前記第１の振幅よりも小さい第２の振幅をなす第２電圧を供給し、前記第２ゲインで増幅したときの第２デジタル値と、前記第１ゲインで増幅したときの第４デジタル値と、を取得するように構成されており、前記第１デジタル値、前記第２デジタル値、前記第３デジタル値及び前記第４デジタル値は、ブランキング期間の間に取得される撮像装置が提供される。

また、本発明の更に他の一観点によれば、光電変換部を有し、前記光電変換部で生成された電荷の量に基づく画素信号を出力する画素と、前記画素から前記画素信号が出力される出力線と、前記出力線に接続された読み出し回路部と、前記画素及び前記読み出し回路部を制御する制御部と、を有し、前記読み出し回路部が、増幅回路と、前記増幅回路をリセットする第１スイッチと、サンプルホールド回路と、前記増幅回路と前記サンプルホールド回路との間に設けられた第２スイッチと、前記画素信号のレベルに応じて前記増幅回路のゲインを切り替えるゲイン切り替え回路と、を有する撮像装置の駆動方法であって、前記第１スイッチをオンにして前記増幅回路をリセットする第１の期間と、前記第２スイッチをオンにして前記増幅回路と前記サンプルホールド回路とを接続する第２の期間と、を実行し、前記第１の期間と前記第２の期間とは少なくとも一部が重なっており、前記第２の期間において前記第２スイッチをオンからオフに遷移するタイミングは、前記第１の期間において前記第１スイッチをオンからオフに遷移するタイミングよりも後であり、前記画素から、第１の露光期間の間に前記光電変換部で生成された電荷の量に基づく第１の画素信号と、前記第１の露光期間よりも短い第２の露光期間の間に前記光電変換部で生成された電荷の量に基づく第２の画素信号と、を出力し、前記第２の画素信号を読み出す動作において、前記第１の期間及び前記第２の期間を実行する撮像装置の駆動方法が提供される。
また、本発明の更に他の一観点によれば、光電変換部を有し、前記光電変換部で生成された電荷の量に基づく画素信号を出力する画素と、前記画素から前記画素信号が出力される出力線と、前記出力線に接続された読み出し回路部と、前記画素及び前記読み出し回路部を制御する制御部と、を有し、前記読み出し回路部が、増幅回路と、前記増幅回路をリセットする第１スイッチと、サンプルホールド回路と、前記増幅回路と前記サンプルホールド回路との間に設けられた第２スイッチと、前記サンプルホールド回路が保持する前記画素信号と参照信号とを比較する比較器を含み、前記増幅回路により増幅された前記画素信号をアナログデジタル変換するアナログデジタル変換回路と、前記比較器による判定の結果に応じて前記増幅回路のゲインを切り替えるゲイン切り替え回路と、を有する撮像装置の駆動方法であって、前記第１スイッチをオンにして前記増幅回路をリセットする第１の期間と、前記第２スイッチをオンにして前記増幅回路と前記サンプルホールド回路とを接続する第２の期間と、を実行し、前記第１の期間と前記第２の期間とは少なくとも一部が重なっており、前記第２の期間において前記第２スイッチをオンからオフに遷移するタイミングは、前記第１の期間において前記第１スイッチをオンからオフに遷移するタイミングよりも後であり、第１ゲインで増幅された前記画素信号のレベルが前記参照信号のレベルよりも高い場合に、前記増幅回路のゲインを前記第１ゲインよりも小さい第２ゲインに設定し、前記読み出し回路部から、リセット状態の前記画素から出力された基準電圧に基づく第１デジタル画素信号と、増幅された前記画素信号に基づく第２デジタル画素信号と、を出力し、ブランキング期間の間に、前記基準電圧に対して第１の振幅をなす第１電圧を前記出力線に供給し、前記第２ゲインで増幅したときの第１デジタル値と、前記第１ゲインで増幅したときの第３デジタル値と、を取得し、前記基準電圧に対して前記第１の振幅よりも小さい第２の振幅をなす第２電圧を供給し、前記第２ゲインで増幅したときの第２デジタル値と、前記第１ゲインで増幅したときの第４デジタル値と、を取得する撮像装置の駆動方法が提供される。

本発明によれば、入射光量に応じて画素毎に増幅回路のゲインを切り替える撮像装置において、読み出し速度を低下することなく高品質の画像を取得することができる。

本発明の第１実施形態による撮像装置の構成例を示すブロック図である。 本発明の第１実施形態による撮像装置における画素及び出力線制御部の構成例を示す回路図である。 本発明の第１実施形態による撮像装置における列回路の構成例を示す回路図である。 本発明の第１実施形態による撮像装置の駆動方法を示すタイミング図（その１）である。 本発明の第１実施形態による撮像装置における画素値の補正方法を示すグラフである。 参考例による撮像装置の駆動方法を示すタイミング図（その１）である。 本発明の第１実施形態による撮像装置の駆動方法を示すタイミング図（その２）である。 本発明の第２実施形態による撮像装置の構成例を示すブロック図である。 本発明の第２実施形態による撮像装置における列回路の構成例を示す回路図である。 本発明の第３実施形態による撮像装置の駆動方法を示す模式図（その１）である。 本発明の第３実施形態による撮像装置の駆動方法を示す模式図（その２）である。 参考例による撮像装置の駆動方法を示すタイミング図（その２）である。 本発明の第３実施形態による撮像装置の駆動方法を示すタイミング図である。 本発明の第４実施形態による撮像システムの概略構成を示すブロック図である。 本発明の第５実施形態による撮像システム及び移動体の構成例を示す図である。

［第１実施形態］
本発明の第１実施形態による撮像装置及びその駆動方法について、図１乃至図７を用いて説明する。図１は、本実施形態による撮像装置の構成例を示すブロック図である。図２は、本実施形態による撮像装置における画素及び出力線制御部の構成例を示す回路図である。図３は、本実施形態による撮像装置における列回路の構成例を示す回路図である。図４及び図７は、本実施形態による撮像装置の駆動方法を示すタイミング図である。図５は、本実施形態による撮像装置における画素値の補正方法を示すグラフである。図６は、参考例による撮像装置の駆動方法を示すタイミング図である。

はじめに、本実施形態による撮像装置の全体構成について、図１を用いて説明する。
本実施形態による撮像装置１００は、図１に示すように、画素アレイ部１０と、垂直走査回路２０と、出力線制御部３０と、読み出し回路部４０と、参照信号生成部５２と、カウンタ５６と、を有する。また、撮像装置１００は、水平走査回路６０と、信号処理部７０と、信号出力部８０と、制御部９０と、を更に有する。

画素アレイ部１０には、複数の行及び複数の列に渡ってマトリクス状に配された複数の画素１２が設けられている。図１には便宜的に画素アレイ部１０を構成する画素１２のうちの一部を示している。画素アレイ部１０を構成する画素１２の数は、特に限定されるものではない。なお、画素１２の具体的な構成例については後述する。

画素アレイ部１０の各行には、第１の方向（図１において横方向）に延在するように制御線１４が配されている。制御線１４の各々は、第１の方向に並ぶ画素１２にそれぞれ接続され、これら画素１２に共通の信号線をなしている。制御線１４の延在する第１の方向は、行方向或いは水平方向と呼ぶことがある。制御線１４は、垂直走査回路２０に接続されている。

画素アレイ部１０の各列には、第１の方向と交差する第２の方向（図１において縦方向）に延在するように出力線１６が配されている。出力線１６の各々は、第２の方向に並ぶ画素１２にそれぞれ接続され、これら画素１２に共通の信号線をなしている。出力線１６の延在する第２の方向は、列方向或いは垂直方向と呼ぶことがある。出力線１６の各々は、出力線制御部３０及び読み出し回路部４０に接続されている。

垂直走査回路２０は、画素１２を駆動するための制御信号を、画素アレイ部１０の各行に設けられた制御線１４を介して画素１２に行単位で供給する制御回路部である。垂直走査回路２０は、シフトレジスタやアドレスデコーダを用いて構成されうる。

出力線制御部３０は、出力線１６の各々に供給されるバイアス電流や出力線１６の各々の電圧を制御する制御回路部である。

読み出し回路部４０は、各列の出力線１６に対応して設けられた複数の列回路４２を有する。列回路４２の各々は、対応する列の出力線１６に接続されている。列回路４２の各々は、対応する列の画素１２から出力されるアナログ信号に対して増幅処理及びＡＤ（アナログデジタル）変換処理を行い、処理後のデジタル信号を保持する機能を備える。なお、列回路４２の具体的な構成例については後述する。

参照信号生成部５２は、読み出し回路部４０に接続されている。参照信号生成部５２は、輝度判定のための基準信号やＡＤ変換に用いるための参照信号を生成し、読み出し回路部４０に供給する機能を備える。ＡＤ変換に用いるための参照信号は、画素信号のレンジに応じた所定の振幅を有し、時間の経過とともに信号レベルが変化する信号であり得る。参照信号は、特に限定されるものではないが、例えば、時間の経過とともに信号レベルが単調増加し又は単調減少するランプ信号を適用可能である。なお、信号レベルの変化は、必ずしも連続的である必要はなく、ステップ状であってもよい。また、信号レベルの変化は、必ずしも時間に対して線型的である必要はなく、時間に対して曲線的（例えば、正弦波や余弦波）であってもよい。

カウンタ５６は、読み出し回路部４０に接続されている。カウンタ５６は、参照信号生成部５２から供給される参照信号の信号レベルの変化が開始するタイミングに同期してカウント動作を開始し、そのカウント値が示すカウント信号を読み出し回路部４０へと出力する機能を備える。

水平走査回路６０は、読み出し回路部４０に接続されている。水平走査回路６０は、各列の列回路４２に記憶されたデジタル信号を出力するための制御信号を、各列の列回路４２に列毎に順次供給する機能を備える。画素アレイ部１０の各列に対応して設けられた水平走査回路６０の制御線は、対応する列の列回路４２に接続されている。各列の列回路４２は、水平走査回路６０の対応する列の制御線を介して制御信号を受信すると、保持するデジタル画素信号を信号処理部７０に出力する。水平走査回路６０は、列回路４２に保持されている信号を列単位で順次、後段の処理部（信号処理部７０）へと転送する転送部としての機能を備える。

信号処理部（ＤＦＥ：Digital Front End）７０は、読み出し回路部４０から出力されるデジタル信号に対して所定の信号処理を実行する回路部である。信号処理部７０が実行する処理としては、例えば、増幅処理や、デジタル相関二重サンプリング（ＣＤＳ）処理が挙げられる。デジタルＣＤＳ処理は、メモリ部がデジタル画素信号として記憶しているノイズ信号Ｎ及び光信号Ｓに対して、（Ｓ－Ｎ）の差分処理を行う信号処理である。

信号出力部８０は、信号処理部７０で処理された信号を撮像装置１００の外部へと出力するための回路部である。信号出力部８０は、ＬＶＤＳ（Low Voltage Differential Signaling）等の外部インターフェースを含み、信号処理後のデジタル信号を撮像装置１００の外部へと出力する。

制御部９０は、垂直走査回路２０、出力線制御部３０、読み出し回路部４０、参照信号生成部５２、カウンタ５６及び水平走査回路６０に、それらの動作やそのタイミングを制御する制御信号を供給するための回路部である。なお、これら制御信号の総ては必ずしも制御部９０から供給される必要はなく、これら制御信号のうちの少なくとも一部は撮像装置１００の外部から供給されてもよい。

次に、本実施形態による撮像装置１００における画素１２及び出力線制御部３０の構成例について、図２を用いて説明する。

画素１２の各々は、画像を構成するために繰り返して配置される回路の最小単位であり得る。画素１２の各々は、例えば図２に示すように、光電変換部ＰＤと、転送トランジスタＭ１と、リセットトランジスタＭ２と、増幅トランジスタＭ３と、選択トランジスタＭ４と、により構成され得る。転送トランジスタＭ１、リセットトランジスタＭ２、増幅トランジスタＭ３及び選択トランジスタＭ４は、例えばＮ型ＭＯＳトランジスタであり得るが、Ｐ型ＭＯＳトランジスタや他の公知のスイッチ素子であってもよい。

光電変換部ＰＤは、例えばフォトダイオードであり得る。光電変換部ＰＤを構成するフォトダイオードは、アノードが接地ノードに接続され、カソードが転送トランジスタＭ１のソースに接続されている。転送トランジスタＭ１のドレインは、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートに接続されている。転送トランジスタＭ１のドレイン、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートの接続ノードは、いわゆる浮遊拡散部ＦＤである。浮遊拡散部ＦＤは、容量成分（浮遊拡散容量Ｃｆｄ）を含み、電荷保持部としての機能を備える。浮遊拡散容量Ｃｆｄには、ＰＮ接合容量や配線容量などが含まれる。

リセットトランジスタＭ２のドレイン及び増幅トランジスタＭ３のドレインは、電源ノード（電圧Ｖｄｄ）に接続されている。増幅トランジスタＭ３のソースは、選択トランジスタＭ４のドレインに接続されている。選択トランジスタＭ４のソースは、出力線１６に接続されている。

図２の画素構成の場合、画素アレイ部１０に配された各行の制御線１４は、垂直走査回路２０からの制御信号φＲＥＳ，φＴＸ，φＳＥＬが供給される３本の信号線を含む。制御信号φＲＥＳが供給される信号線は、対応する行に属する画素１２のリセットトランジスタＭ２のゲートにそれぞれ接続され、これら画素１２に共通の信号線をなす。制御信号φＴＸが供給される信号線は、対応する行に属する画素１２の転送トランジスタＭ１のゲートにそれぞれ接続され、これら画素１２に共通の信号線をなす。制御信号φＳＥＬが供給される信号線は、対応する行に属する画素１２の選択トランジスタＭ４のゲートにそれぞれ接続され、これら画素１２に共通の信号線をなす。画素１２を構成する各トランジスタがＮ型トランジスタで構成される場合、垂直走査回路２０からＨｉｇｈレベル（以下、「Ｈレベル」と表記する）の制御信号が供給されると、対応するトランジスタがオン（導通状態）になる。また、垂直走査回路２０からＬｏｗレベル（以下、「Ｌレベル」と表記する）の制御信号が供給されると、対応するトランジスタがオフ（非導通状態）になる。

出力線制御部３０は、各列の出力線１６に対応して、電流源３２と、電圧供給回路３４と、を有する。電流源３２は、出力線１６を介して画素１２にバイアス電流を供給する機能を備える。電圧供給回路３４は、画素信号を補正するための補正値を取得する際に出力線１６に所定の定電圧を供給する機能を備える。なお、画素信号の補正及び補正値の取得方法については後述する。

光電変換部ＰＤは、入射光をその光量に応じた量の電荷に変換（光電変換）するとともに、生じた電荷を蓄積する。転送トランジスタＭ１は、オンになることにより光電変換部ＰＤが保持する電荷を浮遊拡散部ＦＤに転送する転送部としての機能を備える。なお、本明細書では転送トランジスタＭ１をスイッチと呼ぶこともある。浮遊拡散部ＦＤは、光電変換部ＰＤから転送された電荷を保持する電荷保持部としての機能を備えるとともに、浮遊拡散容量Ｃｆｄによる電荷電圧変換によって、光電変換部ＰＤから転送された電荷の量に応じた電圧Ｖｆｄとなる。増幅トランジスタＭ３は、ドレインに電源電圧が供給され、ソースに出力線１６及び選択トランジスタＭ４を介して電流源３２からバイアス電流が供給される構成となっており、ゲートを入力ノードとする増幅部（ソースフォロワ回路）を構成する。選択トランジスタＭ４は、画素１２を選択するスイッチであり、オンになることにより増幅トランジスタＭ３を出力線１６に接続する。これにより増幅トランジスタＭ３は、浮遊拡散部ＦＤの電圧Ｖｆｄに応じた信号を、選択トランジスタＭ４を介して出力線１６に出力する。増幅トランジスタＭ３及び選択トランジスタＭ４は、浮遊拡散部ＦＤに保持された電荷の量に応じた画素信号を出力する出力部としての機能を備える。リセットトランジスタＭ２は、オンになることにより浮遊拡散部ＦＤを電源電圧に応じた電圧にリセットする。

画素１２の転送トランジスタＭ１、リセットトランジスタＭ２及び選択トランジスタＭ４は、前述のように、垂直走査回路２０から供給される制御信号φＴＸ，φＲＥＳ，φＳＥＬにより、行単位で制御される。制御信号φＳＥＬにより選択された行に属する画素１２の画素信号は、それぞれの画素１２の対応する出力線１６に同時に出力される。画素１２から出力される画素信号は、アナログ信号（アナログ画素信号）である。

次に、本実施形態による撮像装置１００における列回路４２の構成例について、図３を用いて説明する。

列回路４２の各々は、例えば図３に示すように、増幅回路４４と、ゲイン切り替え回路４８と、サンプルホールド回路５８と、比較器５０と、列メモリ５４と、論理ゲート７２，７４，７６と、により構成され得る。

増幅回路４４は、アンプ４６と、容量Ｃ０，Ｃｆ１，Ｃｆ２と、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４と、により構成され得る。アンプ４６は、少なくとも１つの入力ノードと、少なくとも１つの出力ノードと、を有する。アンプ４６は、ソース接地型増幅回路でもよいし、差動入力型増幅回路でもよい。本実施形態では、増幅回路４４が反転増幅回路を構成しているものとする。容量Ｃ０は、アンプ４６の入力容量である。容量Ｃｆ１，Ｃｆ２は、アンプ４６の帰還容量である。本明細書では、これら容量の容量値を表すときにも同様の符号を用いることがある。

増幅回路４４の入力ノードでもあるスイッチＳＷ４の一方のノードは、対応する列の出力線１６に接続されている。スイッチＳＷ４の他方のノードは、容量Ｃ０の一方の電極に接続されている。アンプ４６の入力ノードには、容量Ｃ０の他方の電極と、容量Ｃｆ１の一方の電極と、容量Ｃｆ２の一方の電極と、スイッチＳＷ３の一方のノードと、が接続されている。容量Ｃｆ１の他方の電極には、スイッチＳＷ１の一方のノードが接続されている。容量Ｃｆ２の他方の電極には、スイッチＳＷ２の一方のノードが接続されている。スイッチＳＷ１の他方のノード、スイッチＳＷ２の他方のノード及びスイッチＳＷ３の他方のノードは、増幅回路４４の出力ノードでもあるアンプ４６の出力ノードに接続されている。

サンプルホールド回路５８は、容量Ｃｓｈと、スイッチＳＷ５と、により構成され得る。容量Ｃｓｈは、増幅回路４４により増幅された画素信号を一時的に保持するサンプルホールド容量である。サンプルホールド回路５８の入力ノードでもあるスイッチＳＷ５の一方のノードは、増幅回路４４の出力ノード（アンプ４６の出力ノード）に接続されている。スイッチＳＷ５の他方のノードは、容量Ｃｓｈの一方の電極に接続されている。容量Ｃｓｈの他方の電極は、接地ノードに接続されている。スイッチＳＷ５の他方のノードと容量Ｃｓｈの一方の電極との接続ノードは、サンプルホールド回路５８の出力ノードでもある。

スイッチＳＷ１は、ゲイン切り替え回路４８から供給される制御信号φＰＦＢ１により接続状態が制御されるスイッチである。スイッチＳＷ２は、ゲイン切り替え回路４８から供給される制御信号φＰＦＢ２により接続状態が制御されるスイッチである。スイッチＳＷ３は、制御部９０から供給される制御信号φＰＣ０Ｒにより接続状態が制御されるスイッチである。スイッチＳＷ４は、制御部９０から供給される制御信号φＰＶＬＳＥＬにより接続状態が制御されるスイッチである。スイッチＳＷ５は、制御部９０から供給される制御信号φＰＳＨにより接続状態が制御されるスイッチである。本実施形態において、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５は、対応する制御信号がＨレベルのときにオン（導通状態）になり、対応する制御信号がＬレベルのときにオフ（非導通状態）になるものとする。ただし、制御信号のレベルとスイッチの状態との関係は逆であってもよい。

比較器５０は、２つの入力ノードと、１つの出力ノードと、を有する。比較器５０の一方の入力ノードは、サンプルホールド回路５８の出力ノード（スイッチＳＷ５の他方のノードと容量Ｃｓｈの一方の電極との接続ノード）に接続されている。比較器５０の他方の入力ノードには、参照信号生成部５２から参照信号ＶＲＡＭＰが供給される。比較器５０は、容量Ｃｓｈが保持する画素信号の輝度判定のための判定回路の一部として機能し得る。また、比較器５０は、容量Ｃｓｈが保持する画素信号をアナログデジタル変換するためのアナログデジタル変換回路の一部として機能し得る。

論理ゲート７２，７４，７６は、２つの入力ノードと１つの出力ノードとを有する論理回路である。論理ゲート７２は、例えば２入力ＡＮＤゲートであり得る。また、論理ゲート７４，７６は、例えば２入力ＮＡＮＤゲートであり得る。

論理ゲート７４の一方の入力ノードは、比較器５０の出力ノードに接続されている。論理ゲート７２の他方の入力ノードには、制御部９０から制御信号φＯＵＴ＿ＥＮが供給される。論理ゲート７６の一方の入力ノードは、論理ゲート７４の出力ノードに接続されている。論理ゲート７６の他方の入力ノードには、制御部９０から制御信号φＪＵＤＧＥ＿ＥＮが供給される。論理ゲート７２の一方の入力ノードは、論理ゲート７６の出力ノードに接続されている。論理ゲート７２の他方の入力ノードには、制御部９０から制御信号φＡＴＴ＿ＥＮが供給される。

列メモリ５４は、Ｎメモリ５４Ｎと、Ｓメモリ５４Ｓと、Ｊメモリ５４Ｊと、により構成され得る。Ｎメモリ５４Ｎ及びＳメモリ５４Ｓの各々は、３つの入力ノードと、１つの出力ノードと、を有する。Ｊメモリ５４Ｊは、２つの入力ノードと、１つの出力ノードと、を有する。

Ｎメモリ５４Ｎの第１入力ノード及びＳメモリ５４Ｓの第１入力ノードは、論理ゲート７４の出力ノードに接続されている。Ｊメモリ５４Ｊの第１入力ノードは、論理ゲート７６の出力ノードに接続されている。Ｎメモリ５４Ｎの第２入力ノード、Ｓメモリ５４Ｓの第２入力ノード及びＪメモリ５４Ｊの第２入力ノードは、水平走査回路６０に接続されている。Ｎメモリ５４Ｎの第３入力ノード及びＳメモリ５４Ｓの第３入力ノードには、カウンタ５６からカウント信号ＣＮＴが供給される。Ｎメモリ５４Ｎの出力ノード、Ｓメモリ５４Ｓの出力ノード及びＪメモリ５４Ｊの出力ノードは、信号処理部７０に接続されている。カウント信号ＣＮＴ、並びに、Ｎメモリ５４Ｎ及びＳメモリ５４Ｓの各々から出力される画素信号はデジタル信号であり、これら信号を伝送するための信号線はビット数に応じた複数の信号線により構成される。

ゲイン切り替え回路４８は、１つの入力ノードと２つの出力ノードとを有する。ゲイン切り替え回路４８の入力ノードは、論理ゲート７２の出力ノードに接続されている。ゲイン切り替え回路４８の一方の出力ノードは、スイッチＳＷ１に供給される制御信号φＰＦＢ１を出力する。ゲイン切り替え回路４８の他方の出力ノードは、スイッチＳＷ２に供給される制御信号φＰＦＢ２を出力する。

増幅回路４４は、出力線１６から供給されるアナログ画素信号を増幅して出力する機能を備える。増幅回路４４の入力部にはスイッチＳＷ４が設けられており、制御信号φＰＶＬＳＥＬに応じて出力線１６と増幅回路４４との間の接続と非接続とを制御できるようになっている。

スイッチＳＷ１は、オンになることにより、アンプ４６の入力ノードと出力ノードとの間を、容量Ｃｆ１を介して接続する。また、スイッチＳＷ２は、オンになることにより、アンプ４６の入力ノードと出力ノードとの間を、容量Ｃｆ２を介して接続する。すなわち、容量Ｃｆ１，Ｃｆ２はアンプ４６の帰還容量である。スイッチＳＷ１，ＳＷ２は、前述のように、ゲイン切り替え回路４８から供給される制御信号φＰＦＢ１，φＰＦＢ２により制御される。スイッチＳＷ３は、オンになることにより、アンプ４６の入力ノードと出力ノードとを短絡し、アンプ４６、容量Ｃ０，Ｃｆ１，Ｃｆ２をリセットする。スイッチＳＷ３は、前述のように、制御部９０から供給される制御信号φＰＣ０Ｒにより制御される。

増幅回路４４のゲインは、入力容量ＣＩＮと帰還容量ＣＦとの比（ＣＩＮ／ＣＦ）にって表される。ここで、帰還容量ＣＦは、スイッチＳＷ１，ＳＷ２がともにオンのときは（Ｃｆ１＋Ｃｆ２）となり、スイッチＳＷ１がオンでスイッチＳＷ２がオフのときはＣｆ１となり、スイッチＳＷ１がオフでスイッチＳＷ２がオンのときはＣｆ２となる。つまり、制御信号φＰＦＢ1，φＰＦＢ２によりスイッチＳＷ１，ＳＷ２を制御することで、アクティブな帰還容量（容量Ｃｆ１，Ｃｆ２）を選択することができる。入力容量ＣＩＮは、容量Ｃ０に対応する。

容量Ｃ０，Ｃｆ１，Ｃｆ２の容量値は、増幅回路４４に求められるゲインに応じて適宜設定することができる。本実施形態では、容量Ｃ０の容量値が４Ｃ、容量Ｃｆ１の容量値がＣ、容量Ｃｆ２の容量値が３Ｃであるものとする（Ｃは任意の定数）。この場合、増幅回路４４のゲインは、スイッチＳＷ１，ＳＷ２がともにオンのときに１倍（Ｃ０／（Ｃｆ１＋Ｃｆ２）＝４Ｃ／（Ｃ＋３Ｃ）＝１）となる。また、増幅回路４４のゲインは、スイッチＳＷ１がオン、スイッチＳＷ２がオフのときに４倍（Ｃ０／（Ｃｆ１＋Ｃｆ２）＝４Ｃ／（Ｃ＋０）＝４）となる。

サンプルホールド回路５８は、増幅回路４４から出力される信号Ｖｃａｍｐ－ｏｕｔを保持する機能を備える。サンプルホールド回路５８の入力部にはスイッチＳＷ５が設けられており、制御信号φＰＳＨに応じて増幅回路４４とサンプルホールド回路５８との間の接続と非接続とを制御できるようになっている。スイッチＳＷ５がオンになることにより、容量Ｃｓｈは増幅回路４４から出力される信号Ｖｃａｍｐ－ｏｕｔによって充電され、容量Ｃｓｈには信号Ｖｃａｍｐ－ｏｕｔに応じた電圧Ｖｓｈが保持される。その後、スイッチＳＷ５をオフにすると増幅回路４４とサンプルホールド回路５８とは切り離されるが、容量Ｃｓｈが保持する電圧Ｖｓｈはそのまま維持される。これにより、サンプルホールド回路５８以降の回路を動作させながら、画素１２及び増幅回路４４は次の行の読み出し動作を並列して開始することができ、撮像装置の読み出し動作を高速化することができる。

比較器５０は、容量Ｃｓｈが保持する電圧Ｖｓｈのレベルと参照信号ＶＲＡＭＰのレベルとを比較し、比較の結果に応じた信号ＣＯＭＰ＿ＯＵＴを出力する。例えば、比較器５０は、参照信号ＶＲＡＭＰのレベルが電圧Ｖｓｈのレベルよりも低いときにはＨレベルの信号ＣＯＭＰ＿ＯＵＴを出力する。また、比較器５０は、参照信号ＶＲＡＭＰのレベルが電圧Ｖｓｈのレベルよりも高いときにはＬレベルの信号ＣＯＭＰ＿ＯＵＴを出力する。なお、入力信号の大小関係と出力信号のレベルとの関係は逆であってもよい。

論理ゲート７４は、信号ＣＯＭＰ＿ＯＵＴと、制御部９０から供給される制御信号φＯＵＴ＿ＥＮと、を受け、信号ＣＯＭＰ＿ＬＡＴを出力する。制御信号φＯＵＴ＿ＥＮは、比較器５０からの信号ＣＯＭＰ＿ＯＵＴの出力を許可するための許可信号である。論理ゲート７４は、信号ＣＯＭＰ＿ＯＵＴ及び制御信号φＯＵＴ＿ＥＮがＨレベルの場合にＬレベルの信号ＣＯＭＰ＿ＬＡＴを出力し、それ以外の場合にＨレベルの信号ＣＯＭＰ＿ＬＡＴを出力する。

論理ゲート７６は、信号ＣＯＭＰ＿ＬＡＴと、制御部９０から供給される制御信号φＪＵＤＧＥ＿ＥＮと、を受け、信号ＪＵＤＧＥ＿ＯＵＴを出力する。制御信号φＪＵＤＧＥ＿ＥＮは、アナログ画素信号が低輝度か高輝度かを判定するための判定処理を許可するための判定許可信号である。論理ゲート７６は、信号ＣＯＭＰ＿ＬＡＴ及び制御信号φＪＵＤＧＥ＿ＥＮがＨレベルの場合にＬレベルの信号ＪＵＤＧＥ＿ＯＵＴを出力し、それ以外の場合にＨレベルの信号ＪＵＤＧＥ＿ＯＵＴを出力する。

論理ゲート７２は、信号ＪＵＤＧＥ＿ＯＵＴと、制御部９０から供給される制御信号φＡＴＴ＿ＥＮと、を受け、制御信号ＡＴＴを出力する。制御信号ＡＴＴ＿ＥＮは、ゲイン切り替え回路４８によるゲインの切替を許可するための許可信号である。論理ゲート７２は、信号ＪＵＤＧＥ＿ＯＵＴ及び制御信号φＡＴＴ＿ＥＮがＨレベルの場合にＨレベルの制御信号ＡＴＴを出力し、それ以外の場合にＬレベルの制御信号ＡＴＴを出力する。

ゲイン切り替え回路４８は、制御部９０からの制御信号に応じた制御信号φＰＦＢ１，φＰＦＢ２を出力する。また、ゲイン切り替え回路４８は、制御信号ＡＴＴのレベルに応じた制御信号φＰＦＢ１，φＰＦＢ２を出力することも可能である。本実施形態では、制御信号ＡＴＴがＨレベルの場合にＨレベルの制御信号φＰＦＢ１，φＰＦＢ２を出力し、制御信号ＡＴＴがＬレベルの場合にＨレベルの制御信号φＰＦＢ１及びＬレベルのφＰＦＢ２を出力するものとする。

列メモリ５４は、増幅回路４４のリセット状態の信号レベルを記憶するＮメモリ５４Ｎと、入射光に応じた信号レベルを記憶するＳメモリ５４Ｓと、後述するゲイン切り替え判定情報を記憶するＪメモリ５４Ｊと、を含む。Ｎメモリ５４Ｎ及びＳメモリ５４Ｓには、信号ＣＯＭＰ＿ＯＵＴのレベルが反転したタイミングにおいてカウンタ５６から出力されているカウント信号ＣＮＴで示されるカウント値が、アナログ画素信号のデジタルデータ（デジタル画素信号）として保持される。Ｊメモリ５４Ｊには、信号ＣＯＭＰ＿ＯＵＴのレベルに応じた信号が、ゲイン切り替え判定情報として保持される。Ｎメモリ５４Ｎ、Ｓメモリ５４Ｓ及びＪメモリ５４Ｊに記憶されたデジタルデータは、水平走査回路６０から供給される制御信号に応じて、列毎に順次、信号処理部７０へと転送される。

画素アレイ部１０から画素信号を読み出す際には、まず、制御信号φＰＣ０ＲをＨレベルに制御してスイッチＳＷ３をオンにし、増幅回路４４の初期リセットを行う。次いで、制御信号φＰＦＢ１をＨレベル、制御信号φＰＦＢ２，φＰＣ０ＲをＬレベルに制御してスイッチＳＷ１をオン、スイッチＳＷ２，ＳＷ３をオフに設定する。この状態で、画素信号基準電圧に応じた画素信号（Ｎレベル信号）を出力線１６に出力する。これにより、Ｎレベル信号が４倍のゲインで増幅されて増幅回路４４から出力される。

次に、入射光量に応じた信号（Ｓレベル信号）が画素１２から出力されると、比較器５０は、増幅回路４４で増幅された画素信号と参照信号ＶＲＡＭＰとを比較し、低輝度と高輝度との判別ラッチ信号としての信号ＣＯＭＰ＿ＯＵＴを出力する。論理ゲート７４，７６，７２は、信号ＣＯＭＰ＿ＯＵＴのレベルに応じた制御信号ＡＴＴをゲイン切り替え回路４８に供給する。

比較器５０による比較の結果、画素信号が高輝度と判定された場合には、ゲイン切り替え回路４８により制御信号φＰＦＢ２がＨレベルに制御され、スイッチＳＷ２がオンになることで、増幅回路４４のゲインが４倍から１倍に切り替わる。一方、比較器５０による比較の結果、画素信号が低輝度と判定された場合には、制御信号φＰＦＢ２がＬレベル、スイッチＳＷ２はオフのままであり、増幅回路４４のゲインは４倍のまま維持される。

列回路４２をこのように駆動することで、Ｓレベル信号を読み出すときの増幅回路４４のゲインを、低輝度時は４倍、高輝度時は１倍に設定することができ、ＳＮ特性を悪化させることなく読み出しの高速性とダイナミックレンジとを両立することが可能となる。

次に、本実施形態による撮像装置の駆動方法について、図４乃至図７を用いてより具体的に説明する。

図４は、画素アレイ部１０の任意の行における画素信号の読み出し動作を示すタイミング図である。ここでは、増幅回路４４のゲインを４倍に設定しておき、画素信号が高輝度と判定された場合にゲインを１倍に切り替える駆動例を説明する。

図４には、制御信号φＲＥＳ，φＳＥＬ，φＴＸ，φＰＶＬＳＥＬ，φＰＦＢ１，φＰＦＢ２，φＰＣ０Ｒ，φＰＳＨ，ＡＴＴのレベルを示している。また、図４には、出力線１６の電圧Ｖｖｌ、容量Ｃｓｈの電圧Ｖｓｈ、信号Ｖｃａｍｐ－ｏｕｔ，ＣＯＭＰ＿ＯＵＴ，ＣＯＭＰ＿ＬＡＴ、参照信号ＶＲＡＭＰのレベルを示している。また、図４には、各種イネーブル信号である制御信号φＯＵＴ＿ＥＮ，φＪＵＤＧＥ＿ＥＮ，φＪＵＤＧＥ＿ＯＵＴ，φＡＴＴ＿ＥＮのレベルを示している。

時刻ｔ０は、画素アレイ部１０の任意の行において読み出し動作を開始するタイミングである。時刻ｔ０よりも前の期間において、対応する行の制御信号φＲＥＳ及び制御信号φＰＶＬＳＥＬ，φＰＦＢ１，φＰＦＢ２はＨレベルであり、その他の制御信号はＬレベルであるものとする。なお、時刻ｔ０から時刻ｔ２２までの期間が１つの行から画素信号を読み出す期間（１水平期間（１Ｈ））に対応している。

時刻ｔ０において、垂直走査回路２０は、読み出し対象の行の制御信号φＳＥＬをＬレベルからＨレベルへと制御する。これにより、当該行に属する画素１２の選択トランジスタＭ４がオンになり、これら画素１２の各々が対応する列の出力線１６に画素信号を出力できる状態となる。

続く時刻ｔ１において、制御部９０は制御信号φＰＣ０ＲをＬレベルからＨレベルへと制御し、スイッチＳＷ３をオンにする。このとき、制御信号φＰＦＢ１，φＰＦＢ２はＨレベルであり、スイッチＳＷ１，ＳＷ２もオンになっている。これにより、増幅回路４４の容量Ｃ０，Ｃｆ１，Ｃｆ２がリセットされる。

続く時刻ｔ２において、垂直走査回路２０は、読み出し対象の行の制御信号φＲＥＳをＨレベルからＬレベルへと制御する。これにより、当該行に属する画素１２のリセットトランジスタＭ２がオフになり、これら画素１２の浮遊拡散部ＦＤのリセット状態が解除される。これにより、浮遊拡散部ＦＤ（浮遊拡散容量Ｃｆｄ）には、画素１２のリセット動作に起因したノイズ成分を含む画素信号基準電圧が保持される。出力線１６には、浮遊拡散部ＦＤの画素信号基準電圧に応じた画素信号（Ｎレベル信号）が出力される。

続く時刻ｔ３において、ゲイン切り替え回路４８は、制御信号φＰＦＢ２をＨレベルからＬレベルへと制御する。これにより、増幅回路４４のスイッチＳＷ２がオフになり、容量Ｃｆ２のリセット状態が解除される。スイッチＳＷ２をオフにすると容量Ｃｆ２のスイッチＳＷ２側の電位が不安定になるため、読み出し動作中に電位が低下してスイッチＳＷ２が誤ってオンになりゲインが変化しないように、読み出し行毎に時刻ｔ３までの期間に容量Ｃｆ２をリセットしておく。

続く時刻ｔ４において、制御部９０は、制御信号φＰＣ０ＲをＨレベルからＬレベルへと制御する。これにより、増幅回路４４のスイッチＳＷ３がオフになり、増幅回路４４のリセット状態が解除される。同時に、容量Ｃ０には、リセット時の画素信号基準電圧に応じた電荷が保持される。

続く時刻ｔ５から時刻ｔ７の期間は、出力線１６に出力されたＮレベル信号のサンプリング期間である。時刻ｔ５から時刻ｔ７の期間において、制御部９０は、制御信号φＰＳＨをＬレベルからＨレベルに制御する。これにより、スイッチＳＷ５がオンになり、増幅回路４４において４倍のゲインで増幅されたＮレベル信号が容量Ｃｓｈに保持される。

時刻ｔ５と時刻ｔ７との間の時刻ｔ６から時刻ｔ１０の期間は、比較器５０のリセット期間である。時刻ｔ６から時刻ｔ１０の間、参照信号生成部５２は、参照信号ＶＲＡＭＰを比較器５０のオフセット電圧のレベルまで上昇させ、比較器５０をリセットする。これにより、比較器５０のリセットレベルからオフセット電圧分下げた電圧レベルを、参照信号ＶＲＡＭＰの入力ノードの初期状態として設定することができる。参照信号ＶＲＡＭＰは立ち上がり時の直線性が悪いため、オフセットを設定することにより参照信号ＶＲＡＭＰの直線性が悪いところでＡＤ変換処理が行われるのを避けることができ、ＡＤ変換精度を向上することができる。

続く時刻ｔ１２から時刻ｔ１４の期間は、画素信号基準電圧に応じたＮレベルの画素信号に対してＡＤ変換を行う期間である。参照信号生成部５２は、時刻ｔ１２から参照信号ＶＲＡＭＰの信号レベルの増加を開始する。比較器５０は、容量Ｃｓｈの電圧Ｖｓｈのレベルと参照信号ＶＲＡＭＰのレベルとを比較し、参照信号ＶＲＡＭＰのレベルが電圧Ｖｓｈのレベルを超えたときに信号ＣＯＭＰ＿ＯＵＴをＨレベルからＬレベルに反転する。ＡＤ変換期間において制御信号φＯＵＴ＿ＥＮはＨレベルになっており、信号ＣＯＭＰ＿ＯＵＴをＨレベルからＬレベルに反転するタイミングで、論理ゲート７６の出力ノードから出力される信号ＣＯＭＰ＿ＬＡＴはＬレベルからＨレベルに反転する。列メモリ５４には、カウンタ５６から、時刻ｔ１２における参照信号ＶＲＡＭＰの増加の開始と同期して計数が開始されるカウント信号ＣＮＴが入力されている。Ｎメモリ５４Ｎは、信号ＣＯＭＰ＿ＬＡＴが反転したタイミングにおいてカウント信号ＣＮＴが示すカウント値を、Ｎレベルの画素信号をＡＤ変換したデジタル値として記憶する。

時刻ｔ８から時刻ｔ１３までの期間において、制御部９０は、制御信号φＰＶＬＳＥＬをＨレベルからＬレベルへと制御し、増幅回路４４のスイッチＳＷ４をオフにする。これにより、増幅回路４４が出力線１６から切り離され、画素信号を読み出す際の画素回路の駆動によって発生するノイズが増幅回路４４に入力されて増幅回路４４の出力が変動するのを軽減することができる。

時刻ｔ９から時刻ｔ１１までの期間において、垂直走査回路２０は、読み出し対象の行の画素１２の制御信号φＴＸをＬレベルからＨレベルに制御する。これにより、当該行に属する画素１２の転送トランジスタＭ１がオンになり、所定の露光期間の間に光電変換部ＰＤに蓄積された電荷が、浮遊拡散部ＦＤに転送される。浮遊拡散部ＦＤは光電変換部ＰＤから転送された電荷の量に応じた電圧となり、出力線１６には浮遊拡散部ＦＤの電圧に応じた画素信号（Ｓレベル信号）が出力される。

このとき、浮遊拡散部ＦＤは制御信号φＴＸを供給するための転送信号配線との間の容量結合によるフィードスルーの影響を受け、リセット時の画素信号基準電圧から一時的に上昇する。これに伴い、出力線１６の電圧Ｖｖｌも画素信号基準電圧に対応する電圧レベルよりも高くなっている。そのため、仮に時刻ｔ１１の直後に制御信号φＰＶＬＳＥＬをＨレベルに戻すと、出力線１６と増幅回路４４とが接続されることにより、反転増幅回路である増幅回路４４から出力される信号Ｖｃａｍｐ－ｏｕｔのレベルは一時的に降下する。その結果、Ｓレベルの画素信号を読み出すときに後述する輝度判定期間までの出力静定が不十分となり、輝度判定境界レベルが想定よりもずれる。そして、後述する手法で取得した補正値では補正誤差が大きくなり、ゲインが切り替わる境界付近に生じる輝度の段差を低減することができなくなる。

このような観点から、制御信号φＰＶＬＳＥＬをＬレベルからＨレベルに戻すタイミング（時刻ｔ１３）は、画素１２の出力部が静定した後のタイミングに設定することが望ましい。出力部が静定するまでの期間は、制御信号φＴＸから浮遊拡散部ＦＤへのフィードスルーの影響が緩和されるまでの期間である。或いは、出力部が静定するまでの期間は、出力線１６の電位が、電荷を浮遊拡散部ＦＤに転送する前の出力線１６の電位よりも低くなるまでの期間ということもできる。時刻ｔ１３をこのようなタイミングに設定することで、信号Ｖｃａｍｐ－ｏｕｔのレベルが降下するのを抑制し、ゲインが切り替わる境界付近に生じる輝度の段差を低減することが可能となる。

時刻ｔ１３において制御信号φＰＶＬＳＥＬがＨレベルとなりスイッチＳＷ４がオンになることで、増幅回路４４が出力線１６に接続され、増幅回路４４における画素信号（Ｓレベル信号）の増幅動作が開始される。

続く時刻ｔ１５から時刻ｔ２１の期間は、出力線１６に出力されたＳレベル信号のサンプリング期間である。時刻ｔ１５から時刻ｔ２１の期間において、制御部９０は、制御信号φＰＳＨをＬレベルからＨレベルに制御する。これにより、スイッチＳＷ５がオンになり、増幅回路４４において増幅されたＳレベル信号が容量Ｃｓｈに保持される。

時刻ｔ１６から時刻ｔ２０の期間は、比較器５０における画素信号のレベルの判定期間、具体的には、画素信号が低輝度の信号であるのか高輝度の信号であるのかを判定する輝度判定期間である。参照信号生成部５２は、時刻ｔ１６において参照信号ＶＲＡＭＰの信号レベルの増加を開始し、信号レベルが所定の基準電圧ＶＲＥＦに達した後、そのまま時刻ｔ２０まで保持する。基準電圧ＶＲＥＦは、画素信号が低輝度の信号であるのか高輝度の信号であるのかを判定するための基準となる閾値電圧である。

Ｓレベルの画素信号が低輝度の場合、参照信号ＶＲＡＭＰのレベルは時刻ｔ１７において電圧Ｖｓｈのレベルを超え、信号ＣＯＭＰ＿ＯＵＴはＨレベルからＬレベルに遷移する（この場合の波形を一点鎖線で示す）。輝度判定期間において制御信号φＯＵＴ＿ＥＮはＨレベルになっており、信号ＣＯＭＰ＿ＯＵＴがＨレベルからＬレベルに遷移するのに伴い、信号ＣＯＭＰ＿ＬＡＴはＬレベルからＨレベルに遷移する。

時刻ｔ１８から時刻ｔ２０の期間において制御信号φＪＵＤＧＥ＿ＥＮがＬレベルからＨレベルに制御されることにより、信号ＪＵＤＧＥ＿ＯＵＴはＨレベルからＬレベルに遷移する。信号ＪＵＤＧＥ＿ＯＵＴはＪメモリ５４Ｊに入力され、低輝度を表す情報として“０”が記憶される（Ｊ＝０）。

また、時刻ｔ１９から時刻ｔ２０の期間において制御信号φＡＴＴ＿ＥＮがＬレベルからＨレベルに制御される。このとき、信号ＪＵＤＧＥ＿ＯＵＴはＬレベルであり、論理ゲート７２の出力である制御信号ＡＴＴはＬレベルのまま維持される。これにより、ゲイン切り替え回路４８から出力される制御信号φＰＦＢ１はＨレベル、制御信号φＰＦＢ２はＬレベルのままであり、増幅回路４４のゲインは４倍のまま維持される。

Ｓレベルの画素信号が高輝度の場合、参照信号ＶＲＡＭＰは基準電圧ＶＲＥＦのレベルに達しても電圧Ｖｓｈのレベルを超えることはなく、信号ＣＯＭＰ＿ＯＵＴはＨレベルのままである（この場合の波形を実線で示す）。また、輝度判定期間において制御信号φＯＵＴ＿ＥＮはＨレベルになっており、信号ＣＯＭＰ＿ＬＡＴはＬレベルのままである。

時刻ｔ１８から時刻ｔ２０の期間において制御信号φＪＵＤＧＥ＿ＥＮがＬレベルからＨレベルに制御されるが、信号ＪＵＤＧＥ＿ＯＵＴはＬレベルの信号ＣＯＭＰ＿ＬＡＴに応じてＨレベルのままである。信号ＪＵＤＧＥ＿ＯＵＴはＪメモリ５４Ｊに入力され、高輝度を表す情報として“１”が記憶される（Ｊ＝１）。

また、時刻ｔ１９から時刻ｔ２０の期間において制御信号φＡＴＴ＿ＥＮがＬレベルからＨレベルに制御される。このとき、信号ＪＵＤＧＥ＿ＯＵＴはＨレベルであり、論理ゲート７２の出力である制御信号ＡＴＴはＬレベルからＨレベルに遷移する。これにより、ゲイン切り替え回路４８から出力される制御信号φＰＦＢ１はＨレベル、制御信号φＰＦＢ２はＨレベルとなり、増幅回路４４のゲインは１倍に切り替わる。これにより、信号Ｖｃａｍｐ－ｏｕｔのレベルは１／４に低下する。

続く時刻ｔ２３から時刻ｔ２５の期間は、Ｓレベルの画素信号に対してＡＤ変換を行う期間である。参照信号生成部５２は、時刻ｔ２３から参照信号ＶＲＡＭＰの信号レベルの増加を開始する。比較器５０は、容量Ｃｓｈの電圧Ｖｓｈのレベルと参照信号ＶＲＡＭＰのレベルとを比較し、参照信号ＶＲＡＭＰのレベルが電圧Ｖｓｈのレベルを超えたときに信号ＣＯＭＰ＿ＯＵＴをＨレベルからＬレベルに反転する。ＡＤ変換期間において制御信号φＯＵＴ＿ＥＮはＨレベルになっており、信号ＣＯＭＰ＿ＯＵＴがＨレベルからＬレベルに反転するタイミングで、論理ゲート７６の出力ノードから出力される信号ＣＯＭＰ＿ＬＡＴはＬレベルからＨレベルに反転する。列メモリ５４には、カウンタ５６から、時刻ｔ２３における参照信号ＶＲＡＭＰの増加の開始と同期して計数が開始されるカウント信号ＣＮＴが入力されている。Ｓメモリ５４Ｓは、信号ＣＯＭＰ＿ＬＡＴが反転したタイミングにおいてカウント信号ＣＮＴが示すカウント値を、Ｓレベルの画素信号をＡＤ変換したデジタル値として記憶する。

本実施形態の撮像装置１００はサンプルホールド回路５８を備えているため、前述のように、時刻ｔ２３から時刻ｔ２５の期間は、次の行の読み出し動作と並列に行うことができる。これにより、撮像装置の読み出し動作を高速化することができる。

時刻ｔ２５以降の期間において、列メモリ５４に記憶されているデジタルデータは、水平走査回路６０による制御のもと、列単位で信号処理部７０へと転送される。信号処理部７０では、列メモリ５４から送られるＳデータとＮデータとの差分を演算し、ノイズ成分を除去した光信号を算出する。Ｓデータが高輝度出力（Ｊ＝１）に基づく場合は、ＳデータとＮデータとの差分値を４倍することで、増幅回路４４のゲインに応じた４倍の信号に戻してから出力する。

しかしながら、実際には増幅回路４４のゲインのずれや帰還容量のスイッチングノイズに起因するオフセット成分などにより、高輝度出力時のデータを４倍しただけでは低輝度出力との境界部に段差が生じて良好な直線性が得られない。そこで、本実施形態においては、以下のようにして取得した補正値を用い、高輝度出力の画素１２と低輝度出力の画素１２との境界部における輝度の段差を低減する。

次に、本実施形態による撮像装置における画素値の補正方法について、図５を用いて説明する。

画素値を補正するための補正値の取得は、画像フレーム内で読み出し動作を行わないブランキング期間を使用して実施する。まず、垂直走査回路２０により、制御信号φＳＥＬをＬレベルに制御して選択トランジスタＭ４をオフにすることにより、画素１２を出力線１６から切り離す。次いで、出力線制御部３０の電圧供給回路３４により、画素信号基準電圧に応じた出力線１６の電圧Ｖｎよりも電圧ΔＶｖｌａだけ低い電圧（電圧Ｖｎに対する振幅：ΔＶｖｌａ）を生成し、出力線１６に入力する。この状態で、上述した画素信号の読み出し方法と同様にして、増幅回路４４のゲインが１倍のときのデジタル値Ｄ１と、増幅回路４４のゲインが４倍のときのデジタル値Ｄ３と、を取得する。また、出力線制御部３０の電圧供給回路３４により、電圧Ｖｎよりも電圧ΔＶｖｌｂ（＜ΔＶｖｌａ）だけ低い電圧（電圧Ｖｎに対する振幅：ΔＶｖｌｂ）を生成し、出力線１６に入力する。この状態で、上述した画素信号の読み出し方法と同様にして、増幅回路４４のゲインが１倍のときのデジタル値Ｄ２と、増幅回路４４のゲインが４倍のときのデジタル値Ｄ４と、を取得する。出力線１６の電圧とデジタル値Ｄ１，Ｄ２，Ｄ３，Ｄ４との関係を表すと図５に示すようになる。

このように取得したデジタル値Ｄ１，Ｄ２，Ｄ３，Ｄ４は、Ｓデータ及びＮデータと同様に信号処理部７０へと転送され、信号処理部７０における補正値の算出に用いられる。具体的には、デジタル値Ｄ１，Ｄ２，Ｄ３，Ｄ４を用い、以下の式（１）及び式（２）から、補正値α，βを算出する。
４α＝（Ｄ４－Ｄ３）／（Ｄ２－Ｄ１） …（１）
β＝Ｄ３－４α×Ｄ１ …（２）

Ｓレベルの画素信号が高輝度出力（Ｊ＝１）の場合、ＣＤＳ処理後の画素信号のデジタル値Ｄ_Ｈは、補正値α，βを用い、以下の式（３）を用いて算出することができる。
Ｄ_Ｈ＝４α（Ｓ－Ｎ）＋β …（３）

式（１）～式（３）は、デジタル値Ｄ１，Ｄ３を取得するときのゲインをＧ１、デジタル値Ｄ２，Ｄ４を取得するときのゲインをＧ２とすると、以下の式（１）′～式（３）′のように書き換えることができる。
（Ｇ２／Ｇ１）×α＝（Ｄ４－Ｄ３）／（Ｄ２－Ｄ１） …（１）′
β＝Ｄ３－（Ｇ２／Ｇ１）×α×Ｄ１ …（２）′
Ｄ_Ｈ＝（Ｇ２／Ｇ１）×α（Ｓ－Ｎ）＋β …（３）′

一方、Ｓレベルの画素信号が低輝度出力（Ｊ＝０）の場合、ＣＤＳ処理後の画素信号のデジタル値Ｄ_Ｌは、補正値α，βを用いず、以下の式（４）を用いて算出することができる。
Ｄ_Ｌ＝Ｓ－Ｎ …（４）

式（３）及び式（４）において、ＳはＳメモリ５４Ｓから読み出されたデジタル値であり、ＮはＮメモリ５４Ｎから読み出されたデジタル値である。

このような補正処理を行うことにより、高輝度出力の画素１２と低輝度出力の画素１２との境界に生じる輝度の段差を抑制し、高品質の画像を取得することが可能となる。

しかしながら、読み出し動作の高速化のためにサンプルホールド回路５８を用いると、Ｎレベル信号の読み出しにおいて直前の読み出し行のＳレベル信号の影響を受け、Ｎレベル信号が変動することがある。その結果、後段の補正処理において誤差が生じ、高輝度出力の画素１２と低輝度出力の画素１２との境界における輝度の段差を効果的に低減できないことがある。

図６及び図７は、輝度判定期間における比較器５０の判定結果が低輝度から高輝度に切り替わる境界の信号レベルにおける動作を想定したタイミング図である。図６と図７とでは制御信号φＰＣ０ＲをＨレベルからＬレベルに制御するタイミングが異なっている。

まず、図６のタイミング図で示される参考例による駆動方法について説明する。
時刻ｔ１において、制御部９０は制御信号φＰＣ０ＲをＬレベルからＨレベルへと制御し、スイッチＳＷ３をオンにする。これにより、増幅回路４４がリセットされる。増幅回路４４から出力される信号Ｖｃａｍｐ－ｏｕｔのレベルは、直前の読み出し行のＳレベルからリセットレベルまで降下する。

続く時刻ｔ４において、制御部９０は制御信号φＰＣ０ＲをＨレベルからＬレベルへと制御し、スイッチＳＷ３をオフにする。これにより、増幅回路４４のリセット状態が解除される。

続く時刻ｔ５から時刻ｔ７の期間は、出力線１６に出力されたＮレベル信号のサンプリング期間である。時刻ｔ５から時刻ｔ７の期間において、制御部９０は、制御信号φＰＳＨをＬレベルからＨレベルに制御し、スイッチＳＷ５をオンにする。これにより、増幅回路４４において４倍のゲインで増幅されたＮレベル信号の容量Ｃｓｈへの蓄積が開始され、容量Ｃｓｈの電圧Ｖｓｈは直前の読み出し行のＳレベルからリセットレベル（Ｎレベル）に向かって徐々に降下する。

しかしながら、容量Ｃｓｈの電荷は排出される経路がないため、容量Ｃｓｈの電圧Ｖｓｈは下がりにくく静定に時間がかかる。そのため、サンプリング終了時点の時刻ｔ７において十分に静定しきれず、容量Ｃｓｈには本来のＮレベルよりもΔＶｎだけ大きい電圧が保持される。

続く時刻ｔ１２から時刻ｔ１４の期間は、画素信号基準電圧に応じたＮレベルの画素信号に対してＡＤ変換を行う期間である。容量Ｃｓｈに保持されたＮレベル信号のレベルが本来よりもΔＶｎ大きいことにより、変換されるＮレベル信号のデジタル値は（Ｎ１＋Δｎ）となる。ここで、Ｎ１は本来のＮレベル信号に対応するデジタル値であり、比較器５０のリセット期間に設定した参照信号ＶＲＡＭＰのオフセットを含んだ値である。また、ΔｎはΔＶｎに対応するデジタル値誤差である。Ｎレベル信号のデジタル値Ｎは、Ｎメモリ５４Ｎに保持される。

時刻ｔ１６から時刻ｔ２０の期間は、画素信号の輝度判定期間である。図６では入射光量が低輝度と高輝度の境界となるレベルの光を想定しているため、仮に低輝度（Ｊ＝０）と判定された場合は、列アンプゲインは４倍（×４）のままである。また、高輝度（Ｊ＝１）と判定された場合は１倍（×１）に切り替わり、信号Ｖｃａｍｐ－ｏｕｔの振幅は１／４倍に低下する。このとき、１/４倍に低下するのは画素１２の光出力に対応した信号Ｖｃａｍｐ－ｏｕｔの振幅のみである。Ｎレベルはリセットレベルであるため増幅回路４４のゲインによらず低下はしない。

続く時刻ｔ２３から時刻ｔ２５の期間は、Ｓレベルの画素信号に対してＡＤ変換を行う期間である。低輝度と判定されたときの増幅回路４４の出力振幅に対応するデジタル変換値をＳ１とすると、低輝度判定時（Ｊ＝０）におけるＳレベルのデジタル値は（Ｓ１＋Ｎ１）となる。また、高輝度判定時（Ｊ＝１）におけるＳレベルのデジタル値は、（Ｓ１／４＋Ｎ１）となる。Ｓレベル信号のデジタル値Ｓは、Ｓメモリ５４Ｓに保持される。

Ｓメモリ５４Ｓ及びＮメモリ５４Ｎに保持されたデジタル画素信号に対しては、信号処理部７０において補正処理が施される。

低輝度判定時（Ｊ＝０）におけるＣＤＳ処理後の画素信号のデジタル値Ｄ_Ｌは、上述の式（４）を用いて以下のように算出することができる。
Ｄ_Ｌ＝Ｓ－Ｎ …（４）
＝Ｓ１＋Ｎ１－（Ｎ１＋Δｎ）
＝Ｓ１－Δｎ

また、高輝度判定時（Ｊ＝１）におけるＣＤＳ処理後の画素信号のデジタル値Ｄ_Ｈは、上述の式（３）を用いて以下のように算出することができる。
Ｄ_Ｈ＝４α（Ｓ－Ｎ）＋β …（３）
＝４α（Ｓ１／４＋Ｎ１－（Ｎ１+Δｎ））＋β
＝α×Ｓ１－４α×Δｎ＋β

したがって、仮に補正値α，βによる補正処理を行わない（α＝１、β＝０）とすると、低輝度と高輝度との境界では－３Δｎに相当する輝度の段差が生じることになる。これにより、低輝度と高輝度との境界における直線性が悪化し、画質の劣化を引き起こす。

また、時刻ｔ５における電圧Ｖｓｈのレベルは、直前の読み出し行のＳレベルから整定したレベルで決まるため、直前の読み出し行におけるＳレベルの大きさやゲイン切り替え動作の有無によってΔＶｎは変化し低輝度と高輝度との境界の段差量も変わる。図５を用いて説明した補正値α，βによる補正処理は全行に対して一律に実施するため、この補正処理によって改善することもできない。

次に、図７のタイミング図で示される本実施形態による駆動方法について説明する。
図７のタイミング図では、制御信号φＰＣ０ＲをＨレベルからＬレベルに制御するタイミングを変更している。すなわち、図６の動作例では、時刻ｔ４において制御信号φＰＣ０ＲをＨレベルからＬレベルに遷移した後、時刻５において制御信号φＰＳＨをＬレベルからＨレベルに遷移している。これに対し、図７の動作例では、制御信号φＰＳＨをＨレベルに遷移する時刻ｔ５よりも後の時刻ｔ４′において、制御信号φＰＣ０ＲをＨレベルからＬレベルへと制御している。

制御信号φＰＣ０ＲをＬレベルに遷移するタイミングを、制御信号φＰＳＨをＨレベルに遷移するタイミングよりも後方にずらすことにより、時刻ｔ５から時刻ｔ４′の期間において、制御信号φＰＣ０Ｒ，φＰＳＨがともにＨレベルとなる。

時刻ｔ５から時刻ｔ４′の期間は制御信号φＰＣ０Ｒ，φＰＳＨがＨレベルのため、スイッチＳＷ３，ＳＷ５がオンになり、アンプ４６の入力ノードと容量Ｃｓｈとが接続される。これにより、アンプ４６の入力ノードの電位が上昇することで反転増幅された出力ノードの電位は降下し、容量Ｃｓｈの電荷はアンプ４６を通り短期間で排出される。その結果、容量Ｃｓｈの電圧Ｖｓｈを迅速にＮレベルに静定させることができる。

時刻ｔ７のサンプリング終了時点において、電圧ＶｓｈはＮレベルに整定できているため、ΔＶｎはほぼ０になり、ΔＶｎに起因したＮレベルのデジタル値誤差Δｎもほとんど発生しない。したがって、低輝度と高輝度との境界における輝度の段差を低減し、良好な画像を取得することが可能となる。

このように、本実施形態によれば、入射光量に応じて画素毎に増幅回路のゲインを切り替える撮像装置において、読み出し速度を低下することなく高品質の画像を取得することができる。

［第２実施形態］
本実施形態による撮像装置及びその駆動方法について、図８及び図９を用いて説明する。第１実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図８は、本実施形態による撮像装置の構成例を示すブロック図である。図９は、本実施形態による撮像装置における列回路の構成例を示す回路図である。

本実施形態による撮像装置１００は、ＡＤ変換機能を備えていないほかは、第１実施形態による撮像装置と同様である。画素１２により取得されたアナログ画素信号は、ＡＤ変換されることなく、信号出力部８０を介して撮像装置１００の外部へと出力される。撮像装置１００から出力されるアナログ画素信号は、外部の装置（例えば、後述する第４実施形態における信号処理部２０８）においてデジタル画素信号に変換される。

本実施形態による撮像装置１００はＡＤ変換機能を備えていないため、図８に示すように、参照信号生成部５２及びカウンタ５６は不要である。また、図９に示すように、列回路４２に比較器５０及び列メモリ５４は不要である。ゲイン切り替え回路４８の制御信号ＡＴＴは、信号ＪＵＤＧＥ＿ＯＵＴ及び制御信号φＡＴＴ＿ＥＮに基づいて生成され得る。

画素信号を画素１２から列回路４２のサンプルホールド回路５８まで読み出す動作は、第１実施形態と同じである。水平走査回路６０は、サンプルホールド回路５８の容量Ｃｓｈに保持されている画素信号を列毎に順次、信号出力部８０に転送する。転送された画素信号は、信号出力部８０によって撮像装置１００の外部へと出力される。

外部の装置が備える比較器（不図示）により、撮像装置１００から出力された画素信号と参照信号とを比較する。その輝度判定結果を示す信号ＪＵＤＧＥ＿ＯＵＴを撮像装置１００に入力し、論理ゲート７２を介してゲイン切り替え回路４８を制御する。外部の装置における輝度判定処理及びＡＤ変換処理は、第１実施形態の撮像装置における輝度判定処理及びＡＤ変換処理と同様に実施することができる。

このように、本実施形態によれば、入射光量に応じて画素毎に増幅回路のゲインを切り替える撮像装置において、読み出し速度を低下することなく高品質の画像を取得することができる。

［第３実施形態］
本発明の第３実施形態による撮像装置の駆動方法について、図１０乃至図１３を用いて説明する。第１及び第２実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図１０及び図１１は、本実施形態による撮像装置の駆動方法を示す模式図である。図１２は参考例による撮像装置の駆動方法を示すタイミング図である。図１３は、本実施形態による撮像装置の駆動方法を示すタイミング図である。

本実施形態では、第１実施形態による撮像装置の他の駆動方法を説明する。すなわち、本実施形態では、第１実施形態による撮像装置において、１フレームの間に長秒信号の読み出し動作と短秒信号の読み出し動作とを行単位で交互に行うラインインターリーブ駆動を実施する場合の動作例を説明する。本実施形態において、長秒信号とは相対的に長い露光時間（長秒露光期間）の間に生成された電荷に基づく信号であり、短秒信号とは相対的に短い露光時間（短秒露光期間）の間に生成された電荷に基づく信号である。長秒信号に基づく画像と短秒信号に基づく画像とを合成することにより、広いダイナミックレンジを有する画像を得ることができる。

図１０には、第（Ｎ－１）フレームと第Ｎフレームとの２フレーム分の動作の概略を示している。縦軸は行番号を表し、横軸は時間（水平期間ＨＤ）を表している。矩形のブロックの各々は、１行分の画素信号の読み出し動作を表している。粗いドットパターンを付したブロックが長秒信号の読み出し動作を行う期間であり、細かいドットパターンを付したブロックが短秒信号の読み出し動作を行う期間である。読み出し動作の後は、直ぐに次の露光期間が開始する。いわゆるスリットローリング動作であり、露光期間のタイミングは行毎に異なっている。

図１０に矢印で示す長秒露光期間の間に生成された電荷に基づく１行目の画素１２の長秒信号は、第Ｎフレームの先頭の１ＨＤ目に読み出される。１行目の画素１２では、長秒信号の読み出し動作が終了した直後から短秒露光期間が開始される。また、１行目の画素１２における短秒露光期間と並行して、２行目以降の画素１２の長秒信号の読み出しが順次行われる。しかしながら、短秒露光期間は短いため、長秒信号の読み出し動作が最終行まで終了する前に１行目の画素１２の短秒信号の読み出しタイミングが到来する。そのため、長秒信号の読み出し動作は１ＨＤおきに行い、その隙間に短秒信号の読み出し動作を行う。図１０の例では、３ＨＤ目で２行目の画素１２の長秒信号の読み出しを行い、５ＨＤ目で３行目の画素１２の長秒信号の読み出しを行い、６ＨＤ目で１行目の画素１２の短秒信号の読み出しを行う。６ＨＤ目以降は、長秒信号と短秒信号とを行毎に交互に読み出していく。

その結果得られる画像（取得画像）は、図１１の左側に示すように、長秒信号と短秒信号とが１ＨＤ毎に現れるモザイク状の画像となる。このように得られた取得画像は、後段の信号処理部７０において、図１１の右側に示すように、長秒信号に基づく長秒画像と短秒信号に基づく短秒画像とに分けられる。

以上の動作により、総ての行を読み出す期間よりも短い期間を短秒露光期間に設定することができる。このようにして得られた長秒画像と短秒画像とを合成することで、広いダイナミックレンジの画像を取得することができる。

しかしながら、撮像装置１００の高速化のためにサンプルホールド回路５８を用いて図１０の駆動を行うと、画素１２の輝度レベルによっては短秒露光のＮレベル信号の読み出しが正しく行えないことがある。その結果、低輝度と高輝度との境界において輝度の段差が生じ、画質が低下することがある。短秒露光のＮレベル信号の読み出しが正しく行えなくなる原因は、１ＨＤ前の長秒露光のＳレベル信号の読み出しの際のＡＤ変換動作に伴う電源変動にある。

図１２及び図１３は、輝度判定期間における比較器５０の判定結果が低輝度から高輝度に切り替わる境界の信号レベルにおける動作を想定したタイミング図である。図１２及び図１３では、短秒露光期間の露光量で低輝度と高輝度との境界のレベルに達する入射光のレベルを想定している。そのため、長秒信号のＳレベルは完全に飽和している。図１２と図１３とでは制御信号φＰＣ０ＲをＨレベルからＬレベルに制御するタイミングが異なっている。

まず、図１２のタイミング図で示される参考例による駆動方法について説明する。
時刻ｔ３１から時刻ｔ３３の期間は、長秒露光のＳレベル信号に対する輝度判定期間（長秒ＪＵＤＧＥ）である。長秒露光のＳレベル信号に対して増幅回路４４の出力は飽和しているため、長秒露光のＳレベル信号は高輝度と判定され、時刻ｔ３２において増幅回路４４のゲインは４倍から１倍に低下する。しかしながら、長秒露光期間の露光量は十分に大きいため、ゲインが１倍になっても増幅回路４４の出力も飽和しており、時刻ｔ３４において容量Ｃｓｈに保持される電圧Ｖｓｈも飽和レベルとなる。

続く時刻ｔ３５から時刻３８の期間は、長秒露光のＳレベル信号に対してＡＤ変換を行う期間（長秒Ｓ変換）である。電圧Ｖｓｈは飽和レベルにあるため、この期間において電圧Ｖｓｈと参照信号ＶＲＡＭＰとは（Ｖｓｈ＞ＶＲＡＭＰ）の関係にあり、信号ＣＯＭＰ＿ＯＵＴはＨレベルのままである。そのため、時刻ｔ３８において制御信号φＯＵＴ＿ＥＮがＨレベルからＬレベルに遷移することで、信号ＣＯＭＰ＿ＬＡＴがＬレベルからＨレベルに遷移する。列メモリ５４には信号ＣＯＭＰ＿ＬＡＴが入力され、Ｓメモリ５４Ｓにカウント信号ＣＮＴで示されるカウント値が書き込まれる。この動作は総ての列において同じタイミングで生じるため、比較器５０及び列メモリ５４に供給される電源電圧が大きく変動する。

時刻ｔ３６から時刻ｔ３７の期間には制御信号φＰＣ０ＲがＬレベルからＨレベルに制御されており、増幅回路４４から出力される信号Ｖｃａｍｐ－ｏｕｔはＮレベルに静定している。しかしながら、増幅回路４４は比較器５０及び列メモリ５４と電源を共有しているため、時刻ｔ３８における信号ＣＯＭＰ＿ＬＡＴの一斉動作による電圧変動の影響を受け、増幅回路４４から出力される信号Ｖｃａｍｐ－ｏｕｔも大きく変動する。

続く時刻ｔ３９から時刻ｔ４０の期間は、短秒露光のＮレベル信号のサンプリング期間である。増幅回路４４は、電源変動の影響を受けた後、信号Ｖｃａｍｐ－ｏｕｔを本来のＮレベルに整定しようとするが、電荷を排出する経路がないため静定には時間がかかる。そのため、時刻ｔ４０において信号Ｖｃａｍｐ－ｏｕｔを十分に整定しきれず、容量Ｃｓｈに保持される電圧Ｖｓｈは本来のＮレベルよりもΔＶｎ２だけ大きい電圧となる。

続く時刻ｔ４１から時刻ｔ４２の期間は、短秒露光のＮレベル信号に対してＡＤ変換を行う期間（短秒Ｎ変換）である。容量Ｃｓｈに保持されたＮレベル信号のレベルが本来よりもΔＶｎ２大きいことにより、変換されるＮレベル信号のデジタル値は（Ｎ２＋Δｎ２）となる。ここで、Ｎ２は本来のＮレベル信号に対応するデジタル値であり、比較器５０のリセット期間に設定した参照信号ＶＲＡＭＰのオフセットを含んだ値である。また、Δｎ２はΔＶｎ２に対応するデジタル値誤差である。Ｎレベル信号のデジタル値Ｎは、Ｎメモリ５４Ｎに保持される。

続く時刻ｔ４３から時刻ｔ４４の期間は、短秒露光のＳレベル信号に対する輝度判定期間（短秒ＪＵＤＧＥ）である。図１１では短秒露光の露光量が低輝度と高輝度の境界となるレベルの光を想定しているため、仮に低輝度（Ｊ＝０）と判定された場合は、列アンプゲインは４倍（×４）のままである。また、高輝度（Ｊ＝１）と判定された場合は１倍（×１）に切り替わり、信号Ｖｃａｍｐ－ｏｕｔの振幅は１／４倍に低下する。このとき、１/４倍に低下するのは画素１２の光出力に対応した信号Ｖｃａｍｐ－ｏｕｔの振幅のみである。Ｎレベルはリセットレベルであるため増幅回路４４のゲインによらず低下はしない。

続く時刻ｔ４５から時刻ｔ４６の期間は、短秒露光のＳレベル信号に対してＡＤ変換を行う期間（短秒Ｓ変換）である。短秒露光信号が低輝度と判定されたときの増幅回路４４の出力振幅に対応するデジタル変換値をＳ２とすると、低輝度判定時（Ｊ＝０）におけるＳレベルのデジタル値は（Ｓ２＋Ｎ２）となる。また、高輝度判定時（Ｊ＝１）におけるＳレベルのデジタル値は、（Ｓ２／４＋Ｎ２）となる。Ｓレベル信号のデジタル値Ｓは、Ｓメモリ５４Ｓに保持される。

Ｓメモリ５４Ｓ及びＮメモリ５４Ｎに保持されたデジタル画素信号に対しては、信号処理部７０において補正処理が施される。

低輝度判定時（Ｊ＝０）におけるＣＤＳ処理後の画素信号のデジタル値Ｄ_Ｌは、上述の式（４）を用いて以下のように算出することができる。
Ｄ_Ｌ＝Ｓ－Ｎ …（４）
＝Ｓ２＋Ｎ２－（Ｎ２＋Δｎ２）
＝Ｓ２－Δｎ２

また、高輝度判定時（Ｊ＝１）におけるＣＤＳ処理後の画素信号のデジタル値Ｄ_Ｈは、上述の式（３）を用いて以下のように算出することができる。
Ｄ_Ｈ＝４α（Ｓ－Ｎ）＋β …（３）
＝４α（Ｓ２／４＋Ｎ２－（Ｎ２+Δｎ２））＋β
＝α×Ｓ２－４α×Δｎ２＋β

したがって、仮に補正値α，βによる補正処理を行わない（α＝１、β＝０）とすると、低輝度と高輝度との境界では－３×Δｎ２に相当する輝度の段差が生じることになる。これにより、短秒画像の低輝度と高輝度との境界における直線性が悪化し、画質の劣化を引き起こす。

また、短秒読み出しの直前の水平期間で読み出す長秒露光の行は、短秒読み出しの行とは異なるため、図１２のΔＶｎ２は発生する行と発生しない行とが存在する。更に、短秒露光の露光時間を変えても直前の長秒露み出し行は変わるため、ΔＶｎ２の発生する行が切り替わる。図５を用いて説明した補正値α，βによる補正処理は全行に対して一律に実施するため、この補正処理によって改善することもできない。

次に、図１３のタイミング図で示される本実施形態による駆動方法について説明する。
図１３のタイミング図では、制御信号φＰＣ０ＲをＨレベルからＬレベルに制御するタイミングを変更している。すなわち、図１２の動作例では、時刻ｔ３７において制御信号φＰＣ０ＲをＨレベルからＬレベルに遷移した後、時刻３９において制御信号φＰＳＨをＬレベルからＨレベルに遷移している。これに対し、図１３の動作例では、制御信号φＰＳＨをＨレベルに遷移する時刻ｔ３９よりも後の時刻ｔ３７′において、制御信号φＰＣ０ＲをＨレベルからＬレベルへと制御している。

制御信号φＰＣ０ＲをＨレベルからＬレベルに遷移するタイミングを時刻ｔ３８よりも後方にシフトすると、時刻ｔ３８において発生する信号ＣＯＭＰ＿ＬＡＴの一斉動作による電源電圧の変動が生じたとき、増幅回路４４はリセット状態にある。これにより、増幅回路４４の出力を急速にリセットレベルにすることができる。

更に図１３の動作例では、制御信号φＰＳＨをＨレベルに遷移する時刻ｔ３９よりも後の時刻ｔ３７′において制御信号φＰＣ０ＲをＨレベルからＬレベルに遷移している。これにより、第１実施形態で説明したように、容量Ｃｓｈの電圧Ｖｓｈを、直前の読み出し行のＳレベルからＮレベルに迅速に静定させることができる。

時刻ｔ４０のサンプリング終了時点において、電圧ＶｓｈはＮレベルに整定できているため、ΔＶｎはほぼ０になり、ΔＶｎに起因したＮレベルのデジタル値誤差Δｎもほとんど発生しない。したがって、低輝度と高輝度との境界における輝度の段差を低減し、良好な画像を取得することが可能となる。

このように、本実施形態によれば、本実施形態によれば、入射光量に応じて画素毎に増幅回路のゲインを切り替える撮像装置において、読み出し速度を低下することなく高品質の画像を取得することができる。

［第４実施形態］
本発明の第４実施形態による撮像システムについて、図１４を用いて説明する。図１４は、本実施形態による撮像システムの概略構成を示すブロック図である。

上記第１乃至第３実施形態で述べた撮像装置１００は、種々の撮像システムに適用可能である。適用可能な撮像システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と撮像装置とを備えるカメラモジュールも、撮像システムに含まれる。図１４には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。

図１４に例示した撮像システム２００は、撮像装置２０１、被写体の光学像を撮像装置２０１に結像させるレンズ２０２、レンズ２０２を通過する光量を可変にするための絞り２０４、レンズ２０２の保護のためのバリア２０６を有する。レンズ２０２及び絞り２０４は、撮像装置２０１に光を集光する光学系である。撮像装置２０１は、第１乃至第３実施形態のいずれかで説明した撮像装置１００であって、レンズ２０２により結像された光学像を画像データに変換する。

撮像システム２００は、また、撮像装置２０１より出力される出力信号の処理を行う信号処理部２０８を有する。信号処理部２０８は、撮像装置２０１が出力するデジタル信号から画像データの生成を行う。また、信号処理部２０８は必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。撮像装置２０１は、信号処理部２０８で処理されるデジタル信号を生成するＡＤ変換部を備えうる。ＡＤ変換部は、撮像装置２０１の光電変換部が形成された半導体層（半導体基板）に形成されていてもよいし、撮像装置２０１の光電変換部が形成された半導体層とは別の半導体基板に形成されていてもよい。また、信号処理部２０８が撮像装置２０１と同一の半導体基板に形成されていてもよい。

撮像システム２００は、更に、画像データを一時的に記憶するためのメモリ部２１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）２１２を有する。更に撮像システム２００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体２１４、記録媒体２１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）２１６を有する。なお、記録媒体２１４は、撮像システム２００に内蔵されていてもよく、着脱可能であってもよい。

更に撮像システム２００は、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部２１８、撮像装置２０１と信号処理部２０８に各種タイミング信号を出力するタイミング発生部２２０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム２００は少なくとも撮像装置２０１と、撮像装置２０１から出力された出力信号を処理する信号処理部２０８とを有すればよい。

撮像装置２０１は、撮像信号を信号処理部２０８に出力する。信号処理部２０８は、撮像装置２０１から出力される撮像信号に対して所定の信号処理を実施し、画像データを出力する。信号処理部２０８は、撮像信号を用いて、画像を生成する。

このように、本実施形態によれば、第１乃至第３実施形態による撮像装置１００を適用した撮像システムを実現することができる。

［第５実施形態］
本発明の第５実施形態による撮像システム及び移動体について、図１５を用いて説明する。図１５は、本実施形態による撮像システム及び移動体の構成を示す図である。

図１５（ａ）は、車載カメラに関する撮像システムの一例を示したものである。撮像システム３００は、撮像装置３１０を有する。撮像装置３１０は、上記第１乃至第３実施形態のいずれかに記載の撮像装置１００である。撮像システム３００は、撮像装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、撮像システム３００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部３１４を有する。また、撮像システム３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差取得部３１４や距離取得部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated circuit）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

撮像システム３００は車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

本実施形態では、車両の周囲、例えば前方又は後方を撮像システム３００で撮像する。図１５（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の撮像システムを示した。車両情報取得装置３２０が、撮像システム３００ないしは撮像装置３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。

上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。

また、図２に示した画素１２の回路構成は一例であり、適宜変更が可能である。例えば、浮遊拡散部ＦＤとは別に電荷保持部を更に設け、グローバル電子シャッタ動作が可能な画素構成としてもよい。

また、上記第１乃至第３実施形態では、画素信号を増幅する増幅回路４４のゲインを１倍又は４倍としたが、増幅回路４４のゲインはこれらに限定されるものではない。また、増幅回路４４のゲインは必ずしも２種類である必要はなく、例えば、画素信号を低輝度、中輝度、高輝度のように３種類以上で判別し、それぞれに応じたゲインで増幅するように構成してもよい。

また、上記第１乃至第３実施形態では、列メモリ５４から信号処理部７０へと転送されるデジタル値に対し、補正値α，βを用いて補正処理を行うことにより、高輝度出力の画素１２と低輝度出力の画素１２との境界に生じる輝度の段差を効果的に抑制している。しかしながら、スイッチＳＷ３とスイッチＳＷ５の動作タイミングを上述のように設定することにも、高輝度出力の画素１２と低輝度出力の画素１２との境界に生じる輝度の段差を低減する効果は少なからずある。したがって、補正値α，βを用いた補正処理は、必ずしも行う必要はない。

また、信号処理部７０の機能は、必ずしも撮像装置１００が備えている必要はなく、撮像装置１００の外部において実施するように構成してもよい。例えば、第４実施形態の撮像システム２００においては、信号処理部７０が有する機能の少なくとも一部を信号処理部２０８が備えていてもよい。また、増幅回路４４が輝度判定回路を備えていてもよい。何れの形態にも、上述した実施形態において説明した効果と同様の効果を実現することができる。

また、上記第１乃至第３実施形態では、画像の取得を目的とした装置、すなわち撮像装置を例示したが、本発明の適用例は必ずしも撮像装置に限定されるものではない。例えば、上記第５実施形態で説明したような測距を主たる目的とする装置に適用する場合にあっては、必ずしも画像を出力する必要はない。このような場合、当該装置は、光情報を所定の電気信号に変換する光電変換装置と言うことができる。撮像装置は、光電変換装置の１つである。

また、上記第４及び第５実施形態に示した撮像システムは、本発明の光電変換装置を適用しうる撮像システム例を示したものであり、本発明の光電変換装置を適用可能な撮像システムは図１４及び図１５に示した構成に限定されるものではない。

本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

なお、上記実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０…画素アレイ部
１２…画素
２０…垂直走査回路
３０…出力線制御部
３４…電圧供給回路
４０…読み出し回路部
４２…列回路
４４…増幅回路
４８…ゲイン切り替え回路
５０…比較器
７０…信号処理部
１００…撮像装置
２００，３００…撮像システム

Claims (19)

1. 光電変換部を有し、前記光電変換部で生成された電荷の量に基づく画素信号を出力する画素と、
   前記画素から前記画素信号が出力される出力線と、
   前記出力線に接続された読み出し回路部と、
   前記画素及び前記読み出し回路部を制御する制御部と、を有し、
   前記読み出し回路部は、増幅回路と、前記増幅回路をリセットする第１スイッチと、サンプルホールド回路と、前記増幅回路と前記サンプルホールド回路との間に設けられた第２スイッチと、前記画素信号のレベルに応じて前記増幅回路のゲインを切り替えるゲイン切り替え回路と、を有し、
   前記制御部は、
   前記第１スイッチをオンにして前記増幅回路をリセットする第１の期間と、
   前記第２スイッチをオンにして前記増幅回路と前記サンプルホールド回路とを接続する第２の期間と、を実行するように構成されており、
   前記第１の期間と前記第２の期間とは少なくとも一部が重なっており、前記第２の期間において前記第２スイッチをオンからオフに遷移するタイミングは、前記第１の期間において前記第１スイッチをオンからオフに遷移するタイミングよりも後であり、
   前記制御部は、前記画素から、第１の露光期間の間に前記光電変換部で生成された電荷の量に基づく第１の画素信号と、前記第１の露光期間よりも短い第２の露光期間の間に前記光電変換部で生成された電荷の量に基づく第２の画素信号と、を出力するように構成されており、
   前記制御部は、前記第２の画素信号を読み出す動作において、前記第１の期間及び前記第２の期間を実行するように構成されている
   ことを特徴とする撮像装置。
2. 前記読み出し回路部は、前記サンプルホールド回路が保持する前記画素信号と参照信号とを比較する比較器を更に有し、
   前記ゲイン切り替え回路は、前記比較器による判定の結果に応じて前記増幅回路のゲインを切り替える
   ことを特徴とする請求項１記載の撮像装置。
3. 前記制御部は、第１ゲインで増幅された前記画素信号のレベルが前記参照信号のレベルよりも高い場合に、前記増幅回路のゲインを前記第１ゲインよりも小さい第２ゲインに設定する
   ことを特徴とする請求項２記載の撮像装置。
4. 前記読み出し回路部は、前記比較器を含み、前記増幅回路により増幅された前記画素信号をアナログデジタル変換するアナログデジタル変換回路を更に有し、リセット状態の前記画素から出力された基準電圧に基づく第１デジタル画素信号と、増幅された前記画素信号に基づく第２デジタル画素信号と、を出力するように構成されている
   ことを特徴とする請求項３記載の撮像装置。
5. 前記出力線に定電圧を供給する電圧供給回路を更に有し、
   前記制御部は、前記読み出し回路部を制御して、
   前記基準電圧に対して第１の振幅をなす第１電圧を前記出力線に供給し、前記第２ゲインで増幅したときの第１デジタル値と、前記第１ゲインで増幅したときの第３デジタル値と、を取得し、
   前記基準電圧に対して前記第１の振幅よりも小さい第２の振幅をなす第２電圧を供給し、前記第２ゲインで増幅したときの第２デジタル値と、前記第１ゲインで増幅したときの第４デジタル値と、を取得するように構成されている
   ことを特徴とする請求項４記載の撮像装置。
6. 前記第１デジタル値、前記第２デジタル値、前記第３デジタル値及び前記第４デジタル値は、ブランキング期間の間に取得される
   ことを特徴とする請求項５記載の撮像装置。
7. 光電変換部を有し、前記光電変換部で生成された電荷の量に基づく画素信号を出力する画素と、
   前記画素から前記画素信号が出力される出力線と、
   前記出力線に接続された読み出し回路部と、
   前記出力線に定電圧を供給する電圧供給回路と、
   前記画素及び前記読み出し回路部を制御する制御部と、を有し、
   前記読み出し回路部は、増幅回路と、前記増幅回路をリセットする第１スイッチと、サンプルホールド回路と、前記増幅回路と前記サンプルホールド回路との間に設けられた第２スイッチと、前記画素信号のレベルに応じて前記増幅回路のゲインを切り替えるゲイン切り替え回路と、を有し、
   前記制御部は、
   前記第１スイッチをオンにして前記増幅回路をリセットする第１の期間と、
   前記第２スイッチをオンにして前記増幅回路と前記サンプルホールド回路とを接続する第２の期間と、を実行するように構成されており、
   前記第１の期間と前記第２の期間とは少なくとも一部が重なっており、前記第２の期間において前記第２スイッチをオンからオフに遷移するタイミングは、前記第１の期間において前記第１スイッチをオンからオフに遷移するタイミングよりも後であり、
   前記読み出し回路部は、前記サンプルホールド回路が保持する前記画素信号と参照信号とを比較する比較器を更に有し、
   前記ゲイン切り替え回路は、前記比較器による判定の結果に応じて前記増幅回路のゲインを切り替え、
   前記制御部は、第１ゲインで増幅された前記画素信号のレベルが前記参照信号のレベルよりも高い場合に、前記増幅回路のゲインを前記第１ゲインよりも小さい第２ゲインに設定し、
   前記読み出し回路部は、前記比較器を含み、前記増幅回路により増幅された前記画素信号をアナログデジタル変換するアナログデジタル変換回路を更に有し、リセット状態の前記画素から出力された基準電圧に基づく第１デジタル画素信号と、増幅された前記画素信号に基づく第２デジタル画素信号と、を出力するように構成されており、
   前記制御部は、前記読み出し回路部を制御して、
   前記基準電圧に対して第１の振幅をなす第１電圧を前記出力線に供給し、前記第２ゲインで増幅したときの第１デジタル値と、前記第１ゲインで増幅したときの第３デジタル値と、を取得し、
   前記基準電圧に対して前記第１の振幅よりも小さい第２の振幅をなす第２電圧を供給し、前記第２ゲインで増幅したときの第２デジタル値と、前記第１ゲインで増幅したときの第４デジタル値と、を取得するように構成されており、
   前記第１デジタル値、前記第２デジタル値、前記第３デジタル値及び前記第４デジタル値は、ブランキング期間の間に取得される
   ことを特徴とする撮像装置。
8. 前記読み出し回路部から出力される信号を処理する信号処理部を更に有し、
   前記信号処理部は、前記第１デジタル値、前記第２デジタル値、前記第３デジタル値及び前記第４デジタル値から算出される補正値に基づき、前記第１デジタル画素信号及び前記第２デジタル画素信号に対して補正処理を行うように構成されている
   ことを特徴とする請求項５乃至７のいずれか１項に記載の撮像装置。
9. 前記第１ゲインをＧ１、前記第２ゲインをＧ２、前記第１デジタル値をＤ１、前記第２デジタル値をＤ２、前記第３デジタル値をＤ３、前記第４デジタル値をＤ４、前記補正値をα，βとして、以下の関係を有する
   （Ｇ２／Ｇ１）×α＝（Ｄ４－Ｄ３）／（Ｄ２－Ｄ１）
   β＝Ｄ３－（Ｇ２／Ｇ１）×αＤ１
   ことを特徴とする請求項８記載の撮像装置。
10. 前記第２デジタル画素信号が前記第２ゲインで増幅された画素信号に基づく場合に、前記補正処理の後のデジタル画素信号のデジタル値ＤＨは、前記第１デジタル画素信号のデジタル値をＮ、前記第２デジタル画素信号のデジタル値をＳとして、以下の式で表される
    ＤＨ＝（Ｇ２／Ｇ１）×α（Ｓ－Ｎ）＋β
    ことを特徴とする請求項８記載の撮像装置。
11. 前記第２デジタル画素信号が前記第１ゲインで増幅された画素信号に基づく場合に、前記補正処理の後のデジタル画素信号のデジタル値ＤＬは、前記第１デジタル画素信号のデジタル値をＮ、前記第２デジタル画素信号のデジタル値をＳとして、以下の式で表される
    ＤＬ＝Ｓ－Ｎ
    ことを特徴とする請求項８記載の撮像装置。
12. 前記参照信号のレベルに対応する前記出力線の電圧は、前記第１電圧と前記第２電圧との間の電圧である
    ことを特徴とする請求項５乃至１０のいずれか１項に記載の撮像装置。
13. 複数の行及び複数の列をなすように配された複数の前記画素を有し、
    前記出力線は、前記複数の列の各々に対応してそれぞれ設けられており、
    前記読み出し回路部は、前記複数の列の各々に対応して、各々が前記増幅回路、前記第１スイッチ、前記サンプルホールド回路、前記第２スイッチ及び前記ゲイン切り替え回路を有しており、
    前記制御部は、複数の前記画素の各々の前記画素信号に対して前記増幅回路のゲインを設定するように構成されている
    ことを特徴とする請求項１乃至１２のいずれか１項に記載の撮像装置。
14. 前記画素は、電荷保持部と、前記光電変換部の電荷を前記電荷保持部に転送する第３スイッチと、前記電荷保持部に保持された電荷の量に基づく画素信号を出力する出力部と、を更に有し、
    前記読み出し回路部は、前記出力線と前記増幅回路との間に設けられた第４スイッチを更に有し、
    前記制御部は、前記第３スイッチをオンにして前記光電変換部の電荷を前記電荷保持部に転送し、前記電荷の量に基づく画素信号を前記出力線に出力する際に、前記第３スイッチがオンの期間、及び、前記第３スイッチがオンからオフに遷移した後、前記出力部が静定するまでの期間に、前記第４スイッチをオフにするように構成されている
    ことを特徴とする請求項１乃至１３のいずれか１項に記載の撮像装置。
15. 前記出力部が整定するまでの期間は、前記出力線の電位が、前記電荷を前記電荷保持部に転送する前の前記出力線の電位よりも低くなるまでの期間である
    ことを特徴とする請求項１４記載の撮像装置。
16. 光電変換部を有し、前記光電変換部で生成された電荷の量に基づく画素信号を出力する画素と、前記画素から前記画素信号が出力される出力線と、前記出力線に接続された読み出し回路部と、前記画素及び前記読み出し回路部を制御する制御部と、を有し、前記読み出し回路部が、増幅回路と、前記増幅回路をリセットする第１スイッチと、サンプルホールド回路と、前記増幅回路と前記サンプルホールド回路との間に設けられた第２スイッチと、前記画素信号のレベルに応じて前記増幅回路のゲインを切り替えるゲイン切り替え回路と、を有する撮像装置の駆動方法であって、
    前記第１スイッチをオンにして前記増幅回路をリセットする第１の期間と、
    前記第２スイッチをオンにして前記増幅回路と前記サンプルホールド回路とを接続する第２の期間と、を実行し、
    前記第１の期間と前記第２の期間とは少なくとも一部が重なっており、前記第２の期間において前記第２スイッチをオンからオフに遷移するタイミングは、前記第１の期間において前記第１スイッチをオンからオフに遷移するタイミングよりも後であり、
    前記画素から、第１の露光期間の間に前記光電変換部で生成された電荷の量に基づく第１の画素信号と、前記第１の露光期間よりも短い第２の露光期間の間に前記光電変換部で生成された電荷の量に基づく第２の画素信号と、を出力し、
    前記第２の画素信号を読み出す動作において、前記第１の期間及び前記第２の期間を実行する
    ことを特徴とする撮像装置の駆動方法。
17. 光電変換部を有し、前記光電変換部で生成された電荷の量に基づく画素信号を出力する画素と、前記画素から前記画素信号が出力される出力線と、前記出力線に接続された読み出し回路部と、前記画素及び前記読み出し回路部を制御する制御部と、を有し、前記読み出し回路部が、増幅回路と、前記増幅回路をリセットする第１スイッチと、サンプルホールド回路と、前記増幅回路と前記サンプルホールド回路との間に設けられた第２スイッチと、前記サンプルホールド回路が保持する前記画素信号と参照信号とを比較する比較器を含み、前記増幅回路により増幅された前記画素信号をアナログデジタル変換するアナログデジタル変換回路と、前記比較器による判定の結果に応じて前記増幅回路のゲインを切り替えるゲイン切り替え回路と、を有する撮像装置の駆動方法であって、
    前記第１スイッチをオンにして前記増幅回路をリセットする第１の期間と、
    前記第２スイッチをオンにして前記増幅回路と前記サンプルホールド回路とを接続する第２の期間と、を実行し、
    前記第１の期間と前記第２の期間とは少なくとも一部が重なっており、前記第２の期間において前記第２スイッチをオンからオフに遷移するタイミングは、前記第１の期間において前記第１スイッチをオンからオフに遷移するタイミングよりも後であり、
    第１ゲインで増幅された前記画素信号のレベルが前記参照信号のレベルよりも高い場合に、前記増幅回路のゲインを前記第１ゲインよりも小さい第２ゲインに設定し、
    前記読み出し回路部から、リセット状態の前記画素から出力された基準電圧に基づく第１デジタル画素信号と、増幅された前記画素信号に基づく第２デジタル画素信号と、を出力し、
    ブランキング期間の間に、
    前記基準電圧に対して第１の振幅をなす第１電圧を前記出力線に供給し、前記第２ゲインで増幅したときの第１デジタル値と、前記第１ゲインで増幅したときの第３デジタル値と、を取得し、
    前記基準電圧に対して前記第１の振幅よりも小さい第２の振幅をなす第２電圧を供給し、前記第２ゲインで増幅したときの第２デジタル値と、前記第１ゲインで増幅したときの第４デジタル値と、を取得する
    ことを特徴とする撮像装置の駆動方法。
18. 請求項１乃至１５のいずれか１項に記載の撮像装置と、
    前記撮像装置から出力される信号を処理する信号処理装置と
    を有することを特徴とする撮像システム。
19. 移動体であって、
    請求項１乃至１５のいずれか１項に記載の撮像装置と、
    前記撮像装置の前記画素から出力される信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
    前記距離情報に基づいて前記移動体を制御する制御手段と
    を有することを特徴とする移動体。

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