JP6506133B2 - ボルテージレギュレータ - Google Patents

Description

本発明は、ボルテージレギュレータに関し、特に過電流保護回路を備えたボルテージレギュレータに関するものである。

ボルテージレギュレータの過電流保護回路には、出力の電流―電圧特性が垂下特性となる過電流保護回路（垂下型過電流保護回路）とフの字特性となる過電流保護回路（フの字型過電流保護回路）がある。

垂下型過電流保護回路は、例えば、特許文献１に示されるように、ボルテージレギュレータの出力トランジスタに流れる電流が所定の電流を超えないように制限する。出力トランジスタに流れる制限された電流（以下、「制限電流」ともいう。）は、製造工程に起因してばらつくため、出力電流をセンスするセンストランジスタが流す電流を受ける抵抗を複数の抵抗素子により構成し、これをトリミングすることにより抵抗値を調整して、制限電流を所望の値に設定する。

一方、フの字型過電流保護回路は、ボルテージレギュレータの出力端子が接地端子へ短絡した時に生じる過大な損失によるＩＣの破損を防止するための回路であり、例えば、特許文献２に示されるように、ボルテージレギュレータの出力トランジスタにある値以上の電流が流れると電流制限を開始し、出力電圧の低下に伴い出力電流を積極的に減少させる。なお、出力端子が接地端子へ短絡した時に出力トランジスタに流れる電流を「短絡電流」という。フの字型過電流保護回路においても、上述の垂下型過電流保護回路と同様、センストランジスタが流す電流を受ける抵抗を複数の抵抗素子により構成し、これをトリミングすることにより抵抗値を調整して、短絡電流を所望の値に設定する。

特開２００３−２９８５６号公報 特公平７−７４９７６号公報

従来のボルテージレギュレータにおいて、過電流保護回路により垂下特性とフの字特性の両方を得るためには、特許文献１に記載されるような垂下型過電流保護回路と特許文献２に記載されるようなフの字型過電流保護回路を並存させる必要が生じる。しかしながら、上述のとおり、従来の垂下型過電流保護回路及びフの字型過電流保護回路では、製造工程上のばらつきに対して制限電流及び短絡電流を所望の値に設定するためには、両保護回路内の調整用の抵抗のそれぞれを複数の抵抗素子により構成する必要が生じることから、チップサイズが増大する、という課題がある。

したがって、本発明の目的は、上記のような課題を解決し、制限電流と短絡電流を別々に調整する必要がなく、一括で調整が可能な過電流保護回路を備えたボルテージレギュレータを提供することにある。

上記課題を解決するために、本発明におけるボルテージレギュレータは、出力トランジスタと、前記出力トランジスタの出力する電圧を分圧した分圧電圧と基準電圧の差を増幅して出力し、前記出力トランジスタのゲートを制御する第１の誤差増幅回路と、前記出力トランジスタに過電流が流れたことを検出し、前記出力トランジスタの電流を制限する過電流保護回路と、を備えたボルテージレギュレータであって、前記過電流保護回路は、前記第１の誤差増幅回路の出力電圧で制御され、前記出力トランジスタの出力電流をセンスする第１のトランジスタと、ソースを接地し、ゲートとドレインを前記第１のトランジスタのドレインに接続した第２のトランジスタと、ドレインを前記第１のトランジスタのドレインに接続した第３のトランジスタと、前記第３のトランジスタのソースに接続された第１の抵抗と、ソースを接地し、ゲートを前記第２のトランジスタのゲートとドレインに接続し、ドレインを前記第１の抵抗を介して前記第３のトランジスタのソースに接続した第４のトランジスタと、ソースを接地し、ゲートを前記第２のトランジスタのゲートとドレインに接続した第５のトランジスタと、前記出力トランジスタの出力する電圧と前記第１の抵抗に印加される電圧が等しくなるように前記第３のトランジスタのゲートを制御する電圧制御電圧源と、前記第５のトランジスタに流れる電流に比例した電流を出力するカレントミラー回路と、を備え、前記カレントミラー回路の出力する電流により、前記出力トランジスタのゲート電圧を制御する出力電流制限回路とを備えたことを特徴とする。

本発明の過電流保護回路を備えたボルテージレギュレータによれば、第２のトランジスタと第４のトランジスタのサイズ比によって制限電流と短絡電流の比を決定することが可能となる。したがって、製造工程上のばらつきによる制限電流及び短絡電流の変動については、一つの抵抗をトリミングするだけで、すなわち一括で調整することができ、よって、チップサイズの増大を抑制することが可能となる。

本発明の第１の実施形態の過電流保護回路を備えたボルテージレギュレータの回路図である。 本発明の実施形態の過電流保護回路を備えたボルテージレギュレータの出力電流―電圧特性を示すグラフである。 本発明の第２の実施形態の過電流保護回路を備えたボルテージレギュレータの回路図である。 本発明の第３の実施形態の過電流保護回路を備えたボルテージレギュレータの回路図である。

以下、本発明の実施形態について図面を参照して説明する。
［実施形態１］
図１は、本発明の第１の実施形態の過電流保護回路を備えたボルテージレギュレータの回路図である。
第１の実施形態のボルテージレギュレータは、電源端子１０１と、出力端子１０２と、基準電圧回路１０３と、エラーアンプ（誤差増幅回路）１０４と、ＰＭＯＳトランジスタ（出力トランジスタ）１０５と、分圧回路１０６と、過電流保護回路２００を有する。

出力トランジスタ１０５は、ゲートがエラーアンプ１０４の出力端子に接続され、ソースが電源端子１０１に接続され、ドレインが出力端子１０２に接続される。出力端子１０２は分圧回路１０６に接続される。分圧回路１０６の出力端子は、エラーアンプ１０４の非反転入力端子に接続される。エラーアンプ１０４の反転入力端子には、基準電圧回路１０３の出力端子が接続される。

以上より、エラーアンプ１０４は、分圧回路１０６の出力端子電圧と基準電圧回路１０３を比較し、分圧回路１０６の出力端子電圧が基準電圧回路１０３と等しくなるように出力トランジスタ１０５を駆動することで、出力端子１０２を定電圧に制御する。

次に、過電流保護回路２００について説明する。
過電流保護回路２００は、ＰＭＯＳトランジスタ１２２、１２３、１２４、及び１２６と、ＮＭＯＳトランジスタ１３０、１３１、１３２、１３４、及び１３６と、抵抗１２５、１３３、及び１３７と、エラーアンプ１４０とを備えている。

ＰＭＯＳトランジスタ１２２は、ゲートがエラーアンプ１０４の出力端子に接続され、ソースが電源端子１０１に接続される。ＮＭＯＳトランジスタ１３１のゲートおよびドレインは、ＰＭＯＳトランジスタ１２２のドレインに接続され、ソースは接地端子に接続される。ＮＭＯＳトランジスタ１３２のゲートは、ＮＭＯＳトランジスタ１３１のゲート及びドレインに接続され、ソースは接地端子に接続される。ＰＭＯＳトランジスタ１２３のゲートおよびドレインは、ＮＭＯＳトランジスタ１３２のドレインに接続され、ソースは電源端子１０１に接続される。ＰＭＯＳトランジスタ１２４のゲートは、ＰＭＯＳトランジスタ１２３のゲートおよびドレインに接続され、ソースは電源端子１０１に接続される。抵抗１３３は、一端がＰＭＯＳトランジスタ１２４のドレインに接続され、他端子が接地端子に接続される。ＮＭＯＳトランジスタ１３４のゲートは、抵抗１３３の一端とＰＭＯＳトランジスタ１２４のドレインに接続され、ソースが接地端子に接続される。抵抗１２５は、一端がＮＭＯＳトランジスタ１３４のドレインに接続され、他端が電源端子１０１に接続される。ＰＭＯＳトランジスタ１２６は、ゲート端子が抵抗１２５の一端とＮＭＯＳトランジスタ１３４のドレインに接続され、ソースが電源端子１０１に接続され、ドレインがエラーアンプ１０４の出力端子に接続される。ＮＭＯＳトランジスタ１３６は、ドレインがＰＭＯＳトランジスタ１２２のドレインに接続され、ゲートがエラーアンプ１４０の出力端子に接続され、ソースが抵抗１３７の一端に接続される。エラーアンプ１４０は、非反転入力端子が出力端子１０２に接続され、反転入力端子がＮＭＯＳトランジスタ１３６のソースと抵抗１３７の一端に接続される。抵抗１３７は、他端がＮＭＯＳトランジスタ１３０のドレインに接続される。ＮＭＯＳトランジスタ１３０は、ゲート端子がＮＭＯＳトランジスタ１３１のゲートおよびドレインに接続され、ソースが接地端子に接続される。

なお、エラーアンプ１４０により電圧制御電圧源２０１が構成され、ＮＭＯＳトランジスタ１３１及び１３２によりカレントミラー回路２０２が構成され、ＰＭＯＳトランジスタ１２３及び１２４によりカレントミラー回路２０３が構成され、抵抗１２５、ＰＭＯＳトランジスタ１２６、抵抗１３３、及びＮＭＯＳトランジスタ１３４により出力電流制限回路２０４が構成されている。

次に過電流保護回路２００の動作を説明する。ＰＭＯＳトランジスタ１２２は、ゲートおよびソースを出力トランジスタ１０５と共通にしているため、出力トランジスタ１０５が負荷へ供給する電流に比例した電流をドレインから流す。ＰＭＯＳトランジスタ１２２のドレインから流れる電流は、並列に接続されたＮＭＯＳトランジスタ１３１とＮＭＯＳトランジスタ１３６に分配される。

エラーアンプ１４０は、出力端子１０２の電圧と抵抗１３７に発生する電圧を比較し、出力端子１０２の電圧とＮＭＯＳトランジスタ１３６のソース電圧が等しくなるようにＮＭＯＳトランジスタ１３６のゲート電圧を制御する。

ここで、出力端子１０２に過電流が流れた状態で、出力端子１０２の電圧が高い場合を考える。出力端子１０２の電圧が高いので、ＮＭＯＳトランジスタ１３６は、電流を流してソース電圧を高くするようにゲート電圧を制御される。抵抗１３７とＮＭＯＳトランジスタ１３０は直列に接続されているため、ＮＭＯＳトランジスタ１３０、１３１で構成されるカレントミラー回路により、抵抗１３７に流れる電流が決定される。ＮＭＯＳトランジスタ１３０と１３１のトランジスタサイズ比をｎ：１とすると、ＰＭＯＳトランジスタ１２２のドレインから流れる電流は、ＮＭＯＳトランジスタ１３０と１３１にｎ：１で分配される。即ち、出力電流―電圧特性は垂下特性を示す。

次に、出力端子１０２に流れる過電流によって、出力端子１０２の電圧が低下した場合を考える。ＮＭＯＳトランジスタ１３６は、ソース電圧が低くなるようにゲート電圧を制御される。ＮＭＯＳトランジスタ１３０に流れる電流は、出力端子１０２の電圧の低下により、抵抗１３７に印加される電圧（出力端子１０２の電圧）と抵抗１３７の抵抗値により制限される。出力端子１０２が接地端子に短絡したときにＮＭＯＳトランジスタ１３０に流れる電流が、ＮＭＯＳトランジスタ１３１に流れる電流よりも十分に小さく無視できると仮定すると、ＰＭＯＳトランジスタ１２２からＮＭＯＳトランジスタ１３１に流れる電流の分配の比は、ｎ＋１に増加する。ＮＭＯＳトランジスタ１３０に流れる電流の減少は、抵抗１３７の抵抗値と出力端子１０２の電圧に等しい抵抗１３７に印加される電圧の低下による変化であるため、出力端子１０２の電圧に対して線形な変化となる。即ち、出力電流―電圧特性はフの字特性を示す。

ＮＭＯＳトランジスタ１３１に流れる電流は、カレントミラー回路２０２とカレントミラー回路２０３により、ＰＭＯＳトランジスタ１２２に流れる電流に比例した電流として抵抗１３３に印加される。抵抗１３３に発生した電圧は、抵抗１２５およびＮＭＯＳトランジスタ１３４によって構成されるソース接地増幅回路によって増幅され、ＰＭＯＳトランジスタ１２６を駆動して出力トランジスタ１０５に流れる電流を制限する。

過電流保護回路２００が出力トランジスタ１０５に流れる電流を制限しているときに抵抗１３３に発生する電圧は、出力端子１０２の電圧に拠らず一定である。ここで、説明を簡略化するためにＰＭＯＳトランジスタ１２３、１２４及びＮＭＯＳトランジスタ１３１、１３２のトランジスタサイズ比が等しいと仮定する。抵抗１３３に流れる電流は、カレントミラー回路２０２及び２０３により供給されるため、過電流保護回路２００が出力トランジスタ１０５に流れる電流を制限しているときにＮＭＯＳトランジスタ１３１に流れる電流も一定である。ＮＭＯＳトランジスタ１３１に流れる電流は、ＰＭＯＳトランジスタ１２２のドレインから流れる電流から分配された電流である。その分配は出力端子１０２が接地端子に短絡している場合と出力端子１０２の電圧が高い場合とでは、ｎ＋１：１となる。過電流保護回路２００が出力トランジスタ１０５に流れる電流を制限しているときのＮＭＯＳトランジスタ１３１に流れる電流は一定であるから、ＰＭＯＳトランジスタ１２２のドレインから流れる電流は、出力端子１０２が接地端子に短絡している場合と出力端子１０２の電圧が高い場合とでは、１：ｎ＋１となる。ＰＭＯＳトランジスタ１２２は出力トランジスタ１０５に流れる電流に比例した電流であるため、出力トランジスタ１０５に流れる制限された電流は、出力端子１０２が接地端子に短絡している場合と出力端子１０２の電圧が高い場合とでは、１：ｎ＋１となる。

以上より、過電流保護回路２００は、構成素子のサイズ比、すなわち、ＮＭＯＳトランジスタ１３０と１３１とのサイズ比によって制限電流と短絡電流の比が決定されるため、その値の調整は一括で行うことが可能となる。

図２は、本実施形態のボルテージレギュレータ１００の出力電流（負荷電流）ＩＯＵＴと出力電圧ＶＯＵＴとの関係を示すグラフである。出力トランジスタ１０５が流す負荷電流ＩＯＵＴは、出力端子１０２の電圧である出力電圧ＶＯＵＴの低下に応じて減少し、出力端子１０２が接地端子に短絡したときに流れる短絡電流と制限電流の比は、１：ｎ＋１と、構成素子のサイズ比で決定され得る。

また、製造工程上のばらつきに対する制限電流及び短絡電流の調整については、出力電流制限回路２０４内の抵抗１３３の抵抗値のみをトリミングにより調整すればよい。したがって、従来は、垂下型過電流保護回路とフの字型過電流保護回路それぞれに調整可能な抵抗が必要、すなわち二つの調整可能な抵抗が必要であったのに対して、本実施形態によれば、一つの調整可能な抵抗があれば製造工程上のばらつきに対する制限電流及び短絡電流の調整が可能である。よって、チップサイズの増大を抑制することが可能となる。

［実施形態２］
図３は、本発明の第２の実施形態の過電流保護回路３００を備えたボルテージレギュレータ１００ａの回路図である。
第２の実施形態の過電流保護回路３００は、第１の実施形態におけるＮＭＯＳトランジスタ１３６に接続するエラーアンプ１４０で構成された電圧制御電圧源２０１を、電流源１２１とＮＭＯＳトランジスタ１３５で構成された電圧制御電圧源３０１に置き換えて構成している。その他の構成は、図１に示す過電流保護回路２００と同様であるため、同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。

電流源１２１は、一端が電源端子１０１に接続され、他端がＮＭＯＳトランジスタ１３５のドレインおよびゲート端子に接続される。ＮＭＯＳトランジスタ１３５のソースは、出力端子１０２に接続される。ＮＭＯＳトランジスタ１３６のゲートは、ＮＭＯＳトランジスタ１３５のゲート及びドレインに接続される。

次に過電流保護回路３００の動作を説明する。ＮＭＯＳトランジスタ１３６のゲート端子には、電源端子１０１と出力端子１０２の間に接続されている、電流源１２１とＮＭＯＳトランジスタ１３５により分圧された電圧が印加される。ＮＭＯＳトランジスタ１３５は、ゲートとドレインが短絡されているため、ＮＭＯＳトランジスタ１３６のゲート端子には、出力端子１０２よりもＮＭＯＳトランジスタ１３５の閾値電圧分だけ高い電圧が印加される。また、ＮＭＯＳトランジスタ１３６のソースに接続された抵抗１３７には、ＮＭＯＳトランジスタ１３６のゲート端子に印加される電圧よりも、ＮＭＯＳトランジスタ１３６の閾値電圧分だけ低い電圧が印加される。そのため、ＮＭＯＳトランジスタ１３５及び１３６が同一構造の素子である場合には、抵抗１３７には出力端子１０２に等しい電圧が印加される。その他の動作は、本発明の第１の実施形態の過電流保護回路２００と同様である。

［実施形態３］
図４は、本発明の第３の実施形態の過電流保護回路４００を備えたボルテージレギュレータ１００ｂの回路図である。
第３の実施形態の過電流保護回路４００は、第２の実施形態における電流源１２１とＮＭＯＳトランジスタ１３５で構成された電圧制御電圧源３０１を、電流源１２１をＰＭＯＳトランジスタ１２７に置き換えた電圧制御電圧源４０１で構成している。その他の構成は、図１に示す過電流保護回路１００と同様であるため、同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。

ＰＭＯＳトランジスタ１２７は、ゲートが出力トランジスタ１０５のゲートに接続され、ソースが電源端子１０１に接続され、ドレインがＮＭＯＳトランジスタ１３５のゲート及びドレインに接続される。

次に過電流保護回路４００の動作を説明する。ＰＭＯＳトランジスタ１２７は、ゲートおよびソースを出力トランジスタ１０５と共通にしているため、出力トランジスタ１０５が負荷へ供給する電流に比例した電流をドレインから流す。そのため、出力トランジスタ１０５が負荷へ電流を供給する必要がない軽負荷駆動時における、電源端子１０１と出力端子１０２の間に接続された素子が流す電流に起因する出力端子１０２の電圧の上昇を抑制することできる。その他の動作は、本発明の第１および第２の実施形態の過電流保護回路２００および過電流保護回路３００と同様である。

第２及び第３の実施形態によるボルテージレギュレータの出力電流（負荷電流）ＩＯＵＴと出力電圧ＶＯＵＴとの関係は、図２に示すグラフと同様となる。
したがって、第２及び第３の実施形態のボルテージレギュレータ１００ａ及び１００ｂにおいても、第１の実施形態のボルテージレギュレータ１００により得られる上述の効果と同様の効果が得られる。

１００、１００ａ、１００ｂ ボルテージレギュレータ
１０１ 電源端子
１０２ 出力端子
１０３ 基準電圧回路
１０４、１４０ エラーアンプ
１０５ 出力トランジスタ（ＰＭＯＳトランジスタ）
１０６ 分圧回路
１２１ 電流源
１２２、１２３、１２４、１２６、１２７ ＰＭＯＳトランジスタ
１２５、１３３、１３７ 抵抗
１３０、１３１、１３２、１３４、１３５、１３６ ＮＭＯＳトランジスタ
２００、３００、４００ 過電流保護回路
２０１、３０１、４０１ 電圧制御電圧源
２０２、２０３ カレントミラー回路
２０４ 出力電流制限回路

Claims (6)

1. 出力トランジスタと、
   前記出力トランジスタの出力する電圧を分圧した分圧電圧と基準電圧の差を増幅して出力し、前記出力トランジスタのゲートを制御する第１の誤差増幅回路と、
   前記出力トランジスタに過電流が流れたことを検出し、前記出力トランジスタの電流を制限する過電流保護回路と、を備えたボルテージレギュレータであって、
   前記過電流保護回路は、
   前記第１の誤差増幅回路の出力電圧で制御され、前記出力トランジスタの出力電流をセンスする第１のトランジスタと、
   ソースを接地し、ゲートとドレインを前記第１のトランジスタのドレインに接続した第２のトランジスタと、
   ドレインを前記第１のトランジスタのドレインに接続した第３のトランジスタと、
   前記第３のトランジスタのソースに接続された第１の抵抗と、
   ソースを接地し、ゲートを前記第２のトランジスタのゲートとドレインに接続し、ドレインを前記第１の抵抗を介して前記第３のトランジスタのソースに接続した第４のトランジスタと、
   ソースを接地し、ゲートを前記第２のトランジスタのゲートとドレインに接続した第５のトランジスタと、
   前記出力トランジスタの出力する電圧と前記第１の抵抗に印加される電圧が等しくなるように前記第３のトランジスタのゲートを制御する電圧制御電圧源と、
   前記第５のトランジスタに流れる電流に比例した電流を出力するカレントミラー回路と、を備え、
   前記カレントミラー回路の出力する電流により、前記出力トランジスタのゲート電圧を制御する出力電流制限回路と、を備えたことを特徴とするボルテージレギュレータ。
2. 前記電圧制御電圧源は、
   前記出力トランジスタの出力する電圧と前記第１の抵抗に印加される電圧の差を増幅して出力し、前記第３のトランジスタのゲートを制御する第２の誤差増幅回路により構成されることを特徴とする請求項１に記載のボルテージレギュレータ。
3. 前記電圧制御電圧源は、
   ソースを前記出力トランジスタの出力に接続し、ゲートとドレインを前記第３のトランジスタのゲートに接続する第６のトランジスタと、
   前記第６のトランジスタのゲートとドレインに定電流を供給する第１の電流源と、により構成されることを特徴とする請求項１に記載のボルテージレギュレータ。
4. 前記第１の電流源は、
   前記第１の誤差増幅回路の出力電圧で制御され、前記出力トランジスタの出力電流をセンスする第７のトランジスタにより構成されることを特徴とする請求項３に記載のボルテージレギュレータ。
5. 前記カレントミラー回路は、
   ソースを電源端子に接続し、ゲートとドレインを前記第５のトランジスタのドレインに接続した第８のトランジスタと、
   ソースを電源端子に接続し、ゲートを前記第８のトランジスタのゲートとドレインに接続し、ドレインから電流を出力する第９のトランジスタと、により構成されることを特徴とする請求項１乃至４のいずれか一項に記載のボルテージレギュレータ。
6. 前記出力電流制限回路は、
   前記カレントミラー回路の出力電流を電圧に変換する第２の抵抗と、
   ソースを接地し、ゲートに前記第２の抵抗に発生する電圧を入力する第１０のトランジスタと、
   前記第１０のトランジスタのドレインから出力される電流を電圧に変換する第３の抵抗と、
   ソースを電源端子に接続し、ゲートに前記第３の抵抗に発生する電圧を入力し、ドレインを前記出力トランジスタのゲートに接続する第１１のトランジスタと、により構成されることを特徴とする請求項１乃至５のいずれか一項に記載のボルテージレギュレータ。

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