JPH0774976B2 - 電圧制御回路 - Google Patents
電圧制御回路Info
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- JPH0774976B2 JPH0774976B2 JP1009555A JP955589A JPH0774976B2 JP H0774976 B2 JPH0774976 B2 JP H0774976B2 JP 1009555 A JP1009555 A JP 1009555A JP 955589 A JP955589 A JP 955589A JP H0774976 B2 JPH0774976 B2 JP H0774976B2
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- 238000012544 monitoring process Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 238000009966 trimming Methods 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
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- Continuous-Control Power Sources That Use Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はモノリシックIC化された電圧制御回路に関する
ものであり、特に、出力短絡保護回路に関するものであ
る。
ものであり、特に、出力短絡保護回路に関するものであ
る。
本発明は、電圧制御回路に出力短絡保護回路を付加した
ものである。前記出力保護回路は、MOS型トランジスタ
と、抵抗と、増幅器からなるものであり、これによって
電圧制御回路の出力端を何らかの事故により短絡させて
も、該電圧制御回路が破壊することを防止するものであ
る。
ものである。前記出力保護回路は、MOS型トランジスタ
と、抵抗と、増幅器からなるものであり、これによって
電圧制御回路の出力端を何らかの事故により短絡させて
も、該電圧制御回路が破壊することを防止するものであ
る。
従来の電圧制御回路の回路図を第２図に示す。入力端子
１から入力された電圧Vinは制御用MOS型トランジスタ２
を通り、出力端子３に出力される。出力端子３には、抵
抗4,5が接続され、抵抗4,5の接続点の電圧は増幅器６の
正入力端子側に入力される。一方、増幅器６の負入力端
子側には電源７からの基準電圧Vrefが入力されている。
また、増幅器６の出力端子は制御用トランジスタ２のゲ
ートに接続されている。
１から入力された電圧Vinは制御用MOS型トランジスタ２
を通り、出力端子３に出力される。出力端子３には、抵
抗4,5が接続され、抵抗4,5の接続点の電圧は増幅器６の
正入力端子側に入力される。一方、増幅器６の負入力端
子側には電源７からの基準電圧Vrefが入力されている。
また、増幅器６の出力端子は制御用トランジスタ２のゲ
ートに接続されている。
本回路の動作原理は抵抗５の両端電圧と、基準電圧Vref
が等しくなるように、増幅器６の出力が制御用トランジ
スタ２のON抵抗を制御することによって、出力端子３の
電圧を一定に保つようにする。出力電圧Voutは式（１）
で表される。
が等しくなるように、増幅器６の出力が制御用トランジ
スタ２のON抵抗を制御することによって、出力端子３の
電圧を一定に保つようにする。出力電圧Voutは式（１）
で表される。
ここで、RAは抵抗４の抵抗値、RBは抵抗５の抵抗値であ
る。
る。
本電圧制御回路の出力端子３が何等かの事故により短絡
された特には、抵抗５の両端電圧が基準電圧Vrefよりさ
がるため、増幅器６の出力電圧はさがる。この電圧は制
御用トランジスタ２をよりONさせる方向にあるため、制
御用トランジスタ２のON抵抗が小さくなる。その結果、
入力端子１からの流入電流が増大し、本電圧制御回路IC
の温度が上昇し、最悪の場合、本ICを破壊に致らしめ
る。
された特には、抵抗５の両端電圧が基準電圧Vrefよりさ
がるため、増幅器６の出力電圧はさがる。この電圧は制
御用トランジスタ２をよりONさせる方向にあるため、制
御用トランジスタ２のON抵抗が小さくなる。その結果、
入力端子１からの流入電流が増大し、本電圧制御回路IC
の温度が上昇し、最悪の場合、本ICを破壊に致らしめ
る。
本発明は、従来の技術の課題を解決することを目的と
し、出力を短絡させてもICを破壊に致らしめないことが
できた。
し、出力を短絡させてもICを破壊に致らしめないことが
できた。
具体的には、制御トランジスタに直列に抵抗を挿入し、
その抵抗の両端を電圧を抵抗とMOSトランジスタからな
るインバート回路に入力し、そのインバート回路の出力
を制御トランジスタのゲート・ソース間に挿入されたMO
Sトランジスタのゲートに入力することによって、該MOS
トランジスタをON/OFFさせる。これによって制御トラン
ジスタのゲート・ソース間電圧を調整することができる
ため、制御トランジスタに流れる電流値を規定値に制御
することができる。
その抵抗の両端を電圧を抵抗とMOSトランジスタからな
るインバート回路に入力し、そのインバート回路の出力
を制御トランジスタのゲート・ソース間に挿入されたMO
Sトランジスタのゲートに入力することによって、該MOS
トランジスタをON/OFFさせる。これによって制御トラン
ジスタのゲート・ソース間電圧を調整することができる
ため、制御トランジスタに流れる電流値を規定値に制御
することができる。
〔実施例１〕 以下、図面に従って本発明の実施例を詳細に説明する。
第１図は、本発明による出力短絡保護回路を付加した電
圧制御回路図である。第２図と同等の部分は説明を省略
する。制御用トランジスタ２のドレイン側と出力端子３
との間に電流モニタ用の抵抗８を挿入する。該抵抗８の
両端に発生する電圧をトランジスタ９のゲート・ソース
間に入力する。トランジスタ９のドレイン側と入力端子
１との間には抵抗10を挿入し、トランジスタ９と抵抗10
でインバート回路を構成する。インバート回路の接続点
12の出力電圧は、制御トランジスタ２のゲート・ソース
間に挿入されているトランジスタ11のゲートに入力され
る。
圧制御回路図である。第２図と同等の部分は説明を省略
する。制御用トランジスタ２のドレイン側と出力端子３
との間に電流モニタ用の抵抗８を挿入する。該抵抗８の
両端に発生する電圧をトランジスタ９のゲート・ソース
間に入力する。トランジスタ９のドレイン側と入力端子
１との間には抵抗10を挿入し、トランジスタ９と抵抗10
でインバート回路を構成する。インバート回路の接続点
12の出力電圧は、制御トランジスタ２のゲート・ソース
間に挿入されているトランジスタ11のゲートに入力され
る。
次に回路動作を説明する。今、出力端子３が接地電位と
短絡させられたとすると、前述したように、制御トラン
ジスタ２には、大電流が流れようとする。従って、抵抗
８の両端電圧は、その電流値に比例して上昇する。この
電圧がトランジスタ９の閾値電圧を超えると、トランジ
スタ９はONし接続点12の電位は出力端子３の電位に近づ
く。この結果、トランジスタ11のゲート・ソース間電圧
が大きくなることから、トランジスタ11はONする方向に
なる。トランジスタ11がONする方向に向かえば、制御ト
ランジスタ２のゲート電圧は、入力端子１の電位に近づ
くため、制御トランジスタ２のゲート・ソース間電圧は
小さくなり、OFFする方向に向かう。この動作により、
制御トランジスタ２に流れる電流は規制され減少する。
短絡させられたとすると、前述したように、制御トラン
ジスタ２には、大電流が流れようとする。従って、抵抗
８の両端電圧は、その電流値に比例して上昇する。この
電圧がトランジスタ９の閾値電圧を超えると、トランジ
スタ９はONし接続点12の電位は出力端子３の電位に近づ
く。この結果、トランジスタ11のゲート・ソース間電圧
が大きくなることから、トランジスタ11はONする方向に
なる。トランジスタ11がONする方向に向かえば、制御ト
ランジスタ２のゲート電圧は、入力端子１の電位に近づ
くため、制御トランジスタ２のゲート・ソース間電圧は
小さくなり、OFFする方向に向かう。この動作により、
制御トランジスタ２に流れる電流は規制され減少する。
第３図に制御トランジスタ２に流れる電流、すなわち出
力端子３から取り出せる出力電流とその時の出力電圧特
性を示す。第３図に示すように最大電流Imから出力電圧
が降下するに従って、出力電流も下降し、出力電圧がゼ
ロ、すなわち出力端子３を接地電位と短絡した時には、
Isという電流値になる。このIsは保持電流と呼ばれ、こ
の特性曲線をフの字特性と呼んでいる。この特性が実現
されるメカニズムは、トランジスタ９のソース電位すな
わち出力端子３の電圧とICの基板、例えばＰ型基板とす
れば接地電位であるが、この両者の電位が異なるため、
トランジスタ９の閾値電圧がバックゲート効果により、
変動することに起因している。これを説明するために、
ImとIs値を求めると次式のようになる。
力端子３から取り出せる出力電流とその時の出力電圧特
性を示す。第３図に示すように最大電流Imから出力電圧
が降下するに従って、出力電流も下降し、出力電圧がゼ
ロ、すなわち出力端子３を接地電位と短絡した時には、
Isという電流値になる。このIsは保持電流と呼ばれ、こ
の特性曲線をフの字特性と呼んでいる。この特性が実現
されるメカニズムは、トランジスタ９のソース電位すな
わち出力端子３の電圧とICの基板、例えばＰ型基板とす
れば接地電位であるが、この両者の電位が異なるため、
トランジスタ９の閾値電圧がバックゲート効果により、
変動することに起因している。これを説明するために、
ImとIs値を求めると次式のようになる。
ここで、VTNはトランジスタ９の閾値電圧、R1は抵抗８
の抵抗値、ΔVTNはバックゲート効果による閾値電圧の
変動分である。この変動分ΔVTNは出力端子３の電圧、
すなわちトランジスタ９のソース電位と、接地間の電位
差が大きいほど大きくなる。
の抵抗値、ΔVTNはバックゲート効果による閾値電圧の
変動分である。この変動分ΔVTNは出力端子３の電圧、
すなわちトランジスタ９のソース電位と、接地間の電位
差が大きいほど大きくなる。
このことは、出力電圧が下降すればΔVTNは小さくなる
ため式（１）より出力電流は小さくなることを意味す
る。故に第３図に示す様なフの字特性になる。なお、上
記説明ではＰ基板を用いたがＮ型基板を用いた場合には
ウエル電位を接地電位におとしてバックゲート効果を発
生させる。
ため式（１）より出力電流は小さくなることを意味す
る。故に第３図に示す様なフの字特性になる。なお、上
記説明ではＰ基板を用いたがＮ型基板を用いた場合には
ウエル電位を接地電位におとしてバックゲート効果を発
生させる。
〔実施例２〕 第４図に本発明の他の実施例を示す。第１図と重複する
ところは説明を省略する。電流をモニタするためのトラ
ンジスタ13と抵抗８を直列に接続した回路を制御用トラ
ンジスタ２と並列に挿入し、トランジスタ９のゲート電
圧はトランジスタ13と抵抗８との接続点から供給する。
ところは説明を省略する。電流をモニタするためのトラ
ンジスタ13と抵抗８を直列に接続した回路を制御用トラ
ンジスタ２と並列に挿入し、トランジスタ９のゲート電
圧はトランジスタ13と抵抗８との接続点から供給する。
またトランジスタ13のゲート電圧は、制御トランジスタ
２と同様に増幅器６から供給される。トランジスタ13と
制御トランジスタ２において両者のチャネル長Ｌは等し
くし、チャネル幅Ｗは例えば制御用トランジスタ２のＷ
に比して、トランジスタ13のＷを100分の１程度にして
おく。このように２つのトランジスタのＷの比を設定す
ると、制御用トランジスタ２とトランジスタ13のゲート
電圧は、増幅器６の出力端子から同時に供給されている
ため、制御用トランジスタ２に流れる電流に比べて、ト
ランジスタ13に流れる電流はおよそ100分の１となる。
すなわち、制御用トランジスタ２に流れる電流を100分
の１のスケールでトランジスタ13によってモニタしてい
るわけである。この方式のメリットは、制御用トランジ
スタ２と出力端子３との間に抵抗を挿入しなくて済むた
め、第１図に比して入出力電圧差を小さくすることがで
きる。
２と同様に増幅器６から供給される。トランジスタ13と
制御トランジスタ２において両者のチャネル長Ｌは等し
くし、チャネル幅Ｗは例えば制御用トランジスタ２のＷ
に比して、トランジスタ13のＷを100分の１程度にして
おく。このように２つのトランジスタのＷの比を設定す
ると、制御用トランジスタ２とトランジスタ13のゲート
電圧は、増幅器６の出力端子から同時に供給されている
ため、制御用トランジスタ２に流れる電流に比べて、ト
ランジスタ13に流れる電流はおよそ100分の１となる。
すなわち、制御用トランジスタ２に流れる電流を100分
の１のスケールでトランジスタ13によってモニタしてい
るわけである。この方式のメリットは、制御用トランジ
スタ２と出力端子３との間に抵抗を挿入しなくて済むた
め、第１図に比して入出力電圧差を小さくすることがで
きる。
出力電流の制限メカニズムは第１図と同様であるが、式
（１），（２）において100倍した値が出力電流となる
ことが異なっている。
（１），（２）において100倍した値が出力電流となる
ことが異なっている。
ところで、式（１），（２）をみればわかるように出力
電流は抵抗８の値に反比例していることがわかる。すな
わち、抵抗８の値を変えることによって、ImとIsを任意
の値に設定することができる。この抵抗８の値を変える
方法としては、一般に知られているようなヒューズトリ
ミングや、レーザトリミング等の手法を用いて、チップ
上でのトリミングが可能である。また、トランジスタ９
のゲートを端子として外部に取り出せば、該端子と出力
端子３との間に外付け抵抗を挿入することによって、Im
およびIsを任意に調整することが可能となる。また、該
両端子を短絡させれば、出力短絡保護回路を無効にする
ことができるため、第５図のような出力電流対出力電圧
特性図を得ることができる。
電流は抵抗８の値に反比例していることがわかる。すな
わち、抵抗８の値を変えることによって、ImとIsを任意
の値に設定することができる。この抵抗８の値を変える
方法としては、一般に知られているようなヒューズトリ
ミングや、レーザトリミング等の手法を用いて、チップ
上でのトリミングが可能である。また、トランジスタ９
のゲートを端子として外部に取り出せば、該端子と出力
端子３との間に外付け抵抗を挿入することによって、Im
およびIsを任意に調整することが可能となる。また、該
両端子を短絡させれば、出力短絡保護回路を無効にする
ことができるため、第５図のような出力電流対出力電圧
特性図を得ることができる。
以上述べたように本発明によれば、電流モニタ用の抵抗
の両端電圧をインバート回路に入力し、該インバート回
路の出力電圧によって、制御トランジスタのゲート・ソ
ース間電圧をコントロールすることができるトランジス
タのゲート電圧を変動させて出力を誤って短絡させたと
しても、あらかじめ規定した値以上は電流が流れなくさ
せることができ、ICの破壊を防ぐことができる。これに
よって、出力短絡保護機能を持ったモノリシックな電圧
制御回路を実現できるという効果がある。
の両端電圧をインバート回路に入力し、該インバート回
路の出力電圧によって、制御トランジスタのゲート・ソ
ース間電圧をコントロールすることができるトランジス
タのゲート電圧を変動させて出力を誤って短絡させたと
しても、あらかじめ規定した値以上は電流が流れなくさ
せることができ、ICの破壊を防ぐことができる。これに
よって、出力短絡保護機能を持ったモノリシックな電圧
制御回路を実現できるという効果がある。
第１図は本発明の電圧制御回路図、第２図は従来の電圧
制御回路図、第３図は出力電流対出力電圧特性図、第４
図は本発明の他の実施例の電圧制御回路図、第５図は出
力電流対出力電圧特性図である。 2,9,11,13……MOSトランジスタ 8,10……抵抗
制御回路図、第３図は出力電流対出力電圧特性図、第４
図は本発明の他の実施例の電圧制御回路図、第５図は出
力電流対出力電圧特性図である。 2,9,11,13……MOSトランジスタ 8,10……抵抗
Claims (2)
- 【請求項１】制御用MOSトランジスタ２の入力電極及び
出力電極が、それぞれ入力端子１と出力端子３の間に直
列に接続され、その制御電極が差動増幅回路６の出力端
子に接続されており、差動増幅回路６の入力端が、基準
電圧源７及び抵抗４と５からなる分圧用直列回路の接続
点に接続された電圧制御回路において、 前記出力端子３と前記制御用MOSトランジスタ２の出力
端に挿入した電流モニター用手段８と、前記入力端子１
と前記出力端子３の間に挿入された抵抗10とインバート
用MOSトランジスタ９との直列接続からなるインバート
回路と、前記入力端子１と前記制御用MOSトランジスタ
２の制御電極とに接続されたMOSトランジスタ11とから
なり、前記インバート回路を形成する前記MOSトランジ
スタ９と抵抗10の接続点12が前記MOSトランジスタ11の
制御電極に、さらに前記MOSトランジスタ９の制御電極
が前記制御用MOSトランジスタ２の出力電極に接続され
ており、かつ、前記インバート回路用MOSトランジスタ
の基板がＰ型のときは基板を、又Ｎ型のときはウエルを
接地電位に接続することを特徴とする電圧制御回路。 - 【請求項２】制御用MOSトランジスタ２の入力電極及び
出力電極が、それぞれ入力端子１と出力端子３の間に直
列に接続され、その制御電極が差動増幅回路６の出力端
子に接続されており、差動増幅回路６の入力端が、基準
電圧源７及び抵抗４と５からなる分圧用直列回路の接続
点に接続された電圧制御回路において、 前記入力端子１と前記出力端子３の間に接続され、制御
電極が前記制御用トランジスタ２の制御電極と共通に接
続された電流モニター用MOSトランジスタ13と電流モニ
ター手段８との直列回路と、前記入力端子１と前記出力
端子３の間に挿入された抵抗10とインバート用MOSトラ
ンジスタ９との直列接続からなるインバート回路と、前
記入力端子１と前記制御用MOSトランジスタ２の制御電
極とに接続されたMOSトランジスタ11とからなり、前記
インバート回路を形成する前記MOSトランジスタ９と抵
抗10の接続点12が前記MOSトランジスタ11の制御電極
に、さらに前記MOSトランジスタ９の制御電極が前記電
流モニター用MOSトランジスタ13と前記電流モニター手
段８との接続点に接続されており、かつ、前記インバー
ト回路用MOSトランジスタの基板がＰ型のときは基板
を、又Ｎ型のときはウエルを接地電位に接続することを
特徴とする電圧制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009555A JPH0774976B2 (ja) | 1989-01-18 | 1989-01-18 | 電圧制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009555A JPH0774976B2 (ja) | 1989-01-18 | 1989-01-18 | 電圧制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02189608A JPH02189608A (ja) | 1990-07-25 |
| JPH0774976B2 true JPH0774976B2 (ja) | 1995-08-09 |
Family
ID=11723528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1009555A Expired - Lifetime JPH0774976B2 (ja) | 1989-01-18 | 1989-01-18 | 電圧制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774976B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7557556B2 (en) | 2006-11-06 | 2009-07-07 | Seiko Instruments Inc. | Voltage control circuit |
| KR101415428B1 (ko) * | 2008-02-15 | 2014-07-04 | 세이코 인스트루 가부시키가이샤 | 전압 조정기 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4772980B2 (ja) * | 2001-04-19 | 2011-09-14 | セイコーインスツル株式会社 | ボルテージレギュレータ |
| JP2003216252A (ja) * | 2001-11-15 | 2003-07-31 | Seiko Instruments Inc | ボルテージレギュレータ |
| JP2004118411A (ja) * | 2002-09-25 | 2004-04-15 | Seiko Instruments Inc | ボルテージ・レギュレータ |
| JP6506133B2 (ja) | 2015-08-10 | 2019-04-24 | エイブリック株式会社 | ボルテージレギュレータ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63307511A (ja) * | 1987-06-09 | 1988-12-15 | Seiko Instr & Electronics Ltd | 過電流防止回路 |
-
1989
- 1989-01-18 JP JP1009555A patent/JPH0774976B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63307511A (ja) * | 1987-06-09 | 1988-12-15 | Seiko Instr & Electronics Ltd | 過電流防止回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7557556B2 (en) | 2006-11-06 | 2009-07-07 | Seiko Instruments Inc. | Voltage control circuit |
| US7764056B2 (en) | 2006-11-06 | 2010-07-27 | Seiko Instruments Inc. | Voltage control circuit |
| KR101415428B1 (ko) * | 2008-02-15 | 2014-07-04 | 세이코 인스트루 가부시키가이샤 | 전압 조정기 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02189608A (ja) | 1990-07-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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