JP2004118411A - ボルテージ・レギュレータ - Google Patents
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Abstract
【課題】入力電源電圧と出力電圧が小さいとき、すなわち入出力電圧差が小さいときでも動作するボルテージ・レギュレータの提供。
【解決手段】基準電圧を出力する基準電圧源と、出力電圧を分割する電圧分割回路と、前記出力電圧を分割した電圧が出力される帰還電圧端子と、前記基準電圧と前記帰還電圧端子からの電圧とが入力されるエラーアンプと、前記電圧分割回路と入力電源電圧との間に直列に接続された第一導電型の第１のトランジスタと、前記エラーアンプの出力を受けて、第１のトランジスタを制御する信号を出力する過電流制限回路と、を有し、前記過電流制限回路は、前記エラーアンプに入力される信号を受けて、前記第１のトランジスタを制御する信号を出力する差動対を有する。
【選択図】 図１
【解決手段】基準電圧を出力する基準電圧源と、出力電圧を分割する電圧分割回路と、前記出力電圧を分割した電圧が出力される帰還電圧端子と、前記基準電圧と前記帰還電圧端子からの電圧とが入力されるエラーアンプと、前記電圧分割回路と入力電源電圧との間に直列に接続された第一導電型の第１のトランジスタと、前記エラーアンプの出力を受けて、第１のトランジスタを制御する信号を出力する過電流制限回路と、を有し、前記過電流制限回路は、前記エラーアンプに入力される信号を受けて、前記第１のトランジスタを制御する信号を出力する差動対を有する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、ボルテージ・レギュレータのフの字型過電流制限回路に関するものである。
【０００２】
【従来の技術】
従来のフの字型過電流制限回路を具備したボルテージ・レギュレータとしては、図３に示されるような回路が知られている（例えば、特許文献１参照。）。
【０００３】
ボルテージ・レギュレータ部分は基準電圧源１００とエラーアンプ１０１とＰチャネル・エンハンスメント型ＭＯＳドライバートランジスタ１０２と抵抗１０６、１０７からなる電圧分割回路で構成されている。エラーアンプ１０１は帰還電圧と基準電圧とを比較して、両者が一致するようＰチャネル・エンハンスメント型ＭＯＳドライバートランジスタ１０２のゲート電圧を調整する。
【０００４】
フの字型電流制限回路はＰチャネル・エンハンスメント型ＭＯＳドライバートランジスタ１０２とゲートおよびソースが共通なＰチャネル・エンハンスメント型ＭＯＳセンストランジスタ１０３と、前記Ｐチャネル・エンハンスメント型ＭＯＳセンストランジスタ１０３のドレインに一端が接続されもう一端が出力電圧端子に接続された抵抗１０８と、前記Ｐチャネル・エンハンスメント型ＭＯＳセンストランジスタ１０３のドレインにゲートが接続されソースが出力電圧端子に接続されバックゲートが接地されたＮチャネル・エンハンスメント型ＭＯＳトランジスタ１０５と、前記Ｎチャネル・エンハンスメント型ＭＯＳトランジスタ１０５のドレインに一端が接続されもう一端が電源端子に接続された抵抗１０９と、前記Ｎチャネル・エンハンスメント型ＭＯＳトランジスタ１０５のドレインにゲートが接続されソースが電源端子に接続されドレインが前記エラーアンプ１０１の出力電圧端子とＰチャネル・エンハンスメント型ＭＯＳセンストランジスタ１０３およびＰチャネル・エンハンスメント型ＭＯＳドライバートランジスタ１０２のゲートに接続されたＰチャネル・エンハンスメント型ＭＯＳトランジスタ１０４により構成されている。
【０００５】
従来のフの字型過電流回路は入力電源電圧と出力電圧が小さいとき、すなわち入出力電圧差が小さいときはフの字型過電流回路が動作せず、Ｐチャネル・エンハンスメント型ＭＯＳドライバートランジスタ１０２が出力電流を供給できなくなるまで出力電圧が低下しないため、出力電圧と出力電流の関係が図４のようになってしまうという傾向があった。
【０００６】
この点を改善する為、従来のフの字型過電流制限回路に加え、垂下型過電流制限回路を具備したボルテージ・レギュレータの回路例を図５に示す。図５において垂下型過電流制限回路はＰチャネル・エンハンスメント型ＭＯＳドライバートランジスタ１０２とゲートおよびソースが共通なＰチャネル・エンハンスメント型ＭＯＳセンストランジスタ１１０と、前記Ｐチャネル・エンハンスメント型ＭＯＳセンストランジスタ１１０のドレインに一端が接続されもう一端が接地された抵抗１１１と、前記Ｐチャネル・エンハンスメント型ＭＯＳセンストランジスタ１１０のドレインにゲートが接続されソースが接地されたＮチャネル・エンハンスメント型ＭＯＳトランジスタ１１２と、前記Ｎチャネル・エンハンスメント型ＭＯＳトランジスタ１１２のドレインに一端が接続されもう一端が入力電源に接続された抵抗１１３と、前記Ｎチャネル・エンハンスメント型ＭＯＳトランジスタ１１２のドレインにゲートが接続されソースが入力電源に接続されドレインが前記エラーアンプ１０１の出力電圧端子とＰチャネル・エンハンスメント型ＭＯＳセンストランジスタ１１０およびＰチャネル・エンハンスメント型ＭＯＳドライバートランジスタ１０２のゲートに接続されたＰチャネル・エンハンスメント型ＭＯＳトランジスタ１１４により構成されている。
【０００７】
図５の回路では入力電源電圧と出力電圧が小さいとき、すなわち入出力電圧差が小さいときでも、出力電流が大きくなるとまず垂下型過電流制限回路が動作して過電流制限をかけることにより出力電圧が低下するので、入力電源電圧と出力電圧との差が大きくなりフの字型過電流制限回路が動作するため、出力電圧と出力電流の関係は図６のようになる。
【０００８】
【特許文献１】
特公平７−７４９７６号公報（第１図）
【０００９】
【発明が解決しようとする課題】
先述したように、図３に示した従来のフの字型過電流制限回路を具備したボルテージ・レギュレータでは、入力電源電圧と出力電圧が小さいとき、すなわち入出力電圧差が小さいときはフの字型過電流回路が動作せず、Ｐチャネル・エンハンスメント型ＭＯＳドライバートランジスタ１０２が出力電流を供給できなくなるまで出力電圧が低下しないため、出力電圧と出力電流の関係が図４のようになってしまうという傾向があった。
【００１０】
一方、このような点を解決するための回路が、図５に示したフの字型過電流制限回路と垂下型過電流制限回路を共に具備したボルテージ・レギュレータであるが、フの字型過電流回路と垂下型過電流回路をともに具備するため、回路規模が増大してしまうということがあった。
【００１１】
【課題を解決するための手段】
上記点を解決するために、本発明では入出力電圧差が小さい場合でも動作するようなフの字型過電流制限回路を簡便な回路にて実現している。
【００１２】
また、本願発明は、基準電圧を出力する基準電圧源と、出力電圧を分割する電圧分割回路と、前記出力電圧を分割した電圧が出力される帰還電圧端子と、前記基準電圧と前記帰還電圧端子からの電圧とが入力されるエラーアンプと、前記電圧分割回路と入力電源電圧との間に直列に接続された第一導電型の第１のトランジスタと、前記エラーアンプの出力を受けて、第１のトランジスタを制御する信号を出力する過電流制限回路と、を有し、前記過電流制限回路は、前記入力電源と前記エラーアンプの間に接続された第一導電型の第２のトランジスタと、前記入力電源と前記第２のトランジスタを制御する信号が入力される端子との間に接続された第１の抵抗と、前記第２のトランジスタを制御する信号が入力される端子と接地電位の間に接続された第２導電型の第３のトランジスタと、前記第３のトランジスタを制御する信号が入力される端子と接地電位の間に接続された第２の抵抗と、前記入力電源と前記第２の抵抗との間に接続されており、前記エラーアンプの出力が制御用の端子に入力される第１導電型の第４のトランジスタと、前記第４のトランジスタと前記第２の抵抗との間に接続された差動対とを有し、前記差動対の第１の入力端子は、前記帰還電圧端子に接続されており、前記差動対の第２の入力端子は、前記基準電圧回路の出力端子に接続されていることを特徴とする。
【００１３】
さらに、前記差動対は、前記第１の入力端子を有する第一導電型の第５のトランジスタと、前記第２の入力端子を有する第一導電型の第６のトランジスタと、を有し、前記第５のトランジスタは、前記第２の抵抗と前記第４のトランジスタの間に接続されており、前記第６のトランジスタは、前記設定電位と前記第４のトランジスタの間に接続されていることを特徴とする。
【００１４】
さらに、本発明は、基準電圧を出力する基準電圧源と、出力電圧を分割する電圧分割回路と、前記出力電圧を分割した電圧が出力される帰還電圧端子と、前記基準電圧と前記帰還電圧端子からの電圧とが入力されるエラーアンプと、前記電圧分割回路と入力電源電圧との間に直列に接続された第一導電型の第１のトランジスタと、前記エラーアンプの出力を受けて、第１のトランジスタを制御する信号を出力する過電流制限回路と、を有し、前記過電流制限回路は、前記エラーアンプに入力される信号を受けて、前記第１のトランジスタを制御する信号を出力する差動対を有することを特徴とする。
【００１５】
【発明の実施の形態】
本発明においては、入力電源電圧と出力電圧が小さいとき、すなわち入出力電圧差が小さいときでも動作する従来の垂下型過電流制限回路に差動対を追加し、前記差動対の一方に出力電圧を抵抗にて分割した帰還電圧を印加することにより、入力電源電圧と出力電圧が小さいとき、すなわち入出力電圧差が小さいときでも動作するフの字型過電流制限回路を構成している。
【００１６】
【実施例】
以下に、本発明の実施例を図面に基づいて説明する。
【００１７】
本発明のフの字型過電流制限回路を具備したボルテージ・レギュレータの実施例を図１に示す。過電流制限回路は、Ｐチャネル・エンハンスメント型ＭＯＳドライバートランジスタ１０２に流れる電流を検出するために以下の構成を採っている。前記Ｐチャネル・エンハンスメント型ＭＯＳドライバートランジスタ１０２とゲートおよびソースが共通なＰチャネル・エンハンスメント型ＭＯＳセンストランジスタ１１０を有している。さらに、ソースが共に前記Ｐチャネル・エンハンスメント型ＭＯＳセンストランジスタ１１０のドレインに接続されて差動対を構成しているＰチャネル・エンハンスメント型ＭＯＳトランジスタ１１５、１１６を有している。さらに、前記Ｐチャネル・エンハンスメント型ＭＯＳトランジスタ１１５のドレインに一端が接続され、もう一端が接地された抵抗１１１を有している。さらに、前記Ｐチャネル・エンハンスメント型ＭＯＳトランジスタ１１５のドレインにゲートが接続されソースが接地されたＮチャネル・エンハンスメント型ＭＯＳトランジスタ１１２と、前記Ｎチャネル・エンハンスメント型ＭＯＳトランジスタ１１２のドレインに一端が接続されもう一端が入力電源に接続された抵抗１１３を有している。さらに、前記Ｎチャネル・エンハンスメント型ＭＯＳトランジスタ１１２のドレインにゲートが接続されソースが入力電源に接続されドレインが前記エラーアンプ１０１の出力電圧端子とセンスアンプ１１０およびＰチャネル・エンハンスメント型ＭＯＳドライバートランジスタ１０２のゲートに接続されたＰチャネル・エンハンスメント型ＭＯＳトランジスタ１１４有している。このような構成によりにより、Ｐチャネル・エンハンスメント型ＭＯＳドライバートランジスタ１０２に流れる電流を検出する。
【００１８】
そして、前記Ｐチャネル・エンハンスメント型ＭＯＳトランジスタ１１５のゲートは帰還電圧端子に接続され、前記Ｐチャネル・エンハンスメント型ＭＯＳトランジスタ１１６のゲートは基準電圧端子に接続されドレインは接地されている。
【００１９】
Ｐチャネル・エンハンスメント型ＭＯＳトランジスタ１１５および抵抗１１１に流れる電流が大きくなり、Ｎチャネル・エンハンスメント型ＭＯＳトランジスタ１１２がＯＮすると、Ｎチャネル・エンハンスメント型ＭＯＳトランジスタ１１２に電流が流れ、抵抗１１３の両端子間の電圧差が大きくなり、 Ｐチャネル・エンハンスメント型ＭＯＳトランジスタ１１４がＯＮするのでＰチャネル・エンハンスメント型ＭＯＳドライバートランジスタ１０２のゲート電圧が上昇し、Ｐチャネル・エンハンスメント型ＭＯＳドライバートランジスタ１０２の電流供給が制限されるという機構で過電流制限が動作する。
【００２０】
規定の出力電圧が出力されている場合には、帰還電圧は基準電圧と等しいため、 Ｐチャネル・エンハンスメント型ＭＯＳトランジスタ１１５のゲート電圧とＰチャネル・エンハンスメント型ＭＯＳトランジスタ１１６のゲート電圧は等しい。上記Ｐチャネル・エンハンスメント型ＭＯＳトランジスタ１１５と１１６のソースは共通になっている故、 Ｐチャネル・エンハンスメント型ＭＯＳトランジスタ１１５と１１６に流れる電流は等しく、その電流値はＰチャネル・エンハンスメント型ＭＯＳセンストランジスタ１１０に流れる電流の半分である。したがって、出力電流に比例する Ｐチャネル・エンハンスメント型ＭＯＳセンストランジスタ１１０に流れる電流の半分の電流が、 Ｎチャネル・エンハンスメント型ＭＯＳトランジスタ１１２がＯＮするような状態に達すると過電流制限が動作する。
【００２１】
出力電流が規定値より下降した場合には、出力電圧が下降するほど出力電圧を抵抗で分割している帰還電圧も下降するので、 Ｐチャネル・エンハンスメント型ＭＯＳトランジスタ１１５のゲート電圧とＰチャネル・エンハンスメント型ＭＯＳトランジスタ１１６のゲート電圧差は大きくなるので、 Ｐチャネル・エンハンスメント型ＭＯＳセンストランジスタ１１０に流れる電流のうちＰチャネル・エンハンスメント型ＭＯＳトランジスタ１１５に流れる電流の割合が大きくなる。
【００２２】
逆にいうと、出力電圧が下降するほどＰチャネル・エンハンスメント型ＭＯＳトランジスタ１１５に一定量の電流を流すのに必要なＰチャネル・エンハンスメント型ＭＯＳセンストランジスタ１１０の電流は小さくてすむ。
【００２３】
過電流制限が動作するのはＮチャネル・エンハンスメント型ＭＯＳトランジスタ１１２がＯＮするときであるから、Ｎチャネル・エンハンスメント型ＭＯＳトランジスタ１１２をＯＮさせるのに必要とされる、抵抗１１１およびＮチャネル・エンハンスメント型ＭＯＳトランジスタ１１５に流す電流は、出力電流や出力電圧によらず一定である。
【００２４】
しかし、前述したように出力電圧が低下するほど、 Ｐチャネル・エンハンスメント型ＭＯＳトランジスタ１１５に一定量の電流を流すのに必要なＰチャネル・エンハンスメント型ＭＯＳセンストランジスタ１１０の電流は小さくてすむことと、Ｐチャネル・エンハンスメント型ＭＯＳセンストランジスタ１１０に流れる電流は出力電流に比例することを考慮すると、出力電圧が低下するほど、過電流制限が動作する出力電流も低下することを意味している。すなわち、出力電圧と出力電流の関係は図２のようにフの字型を呈することとなる。
【００２５】
図１に示した実施例の回路では、図３に示した従来型のフの字型過電流制限回路のように入力電源電圧と出力電圧が小さいとき、すなわち入出力電圧差が小さいときにフの字型過電流制限回路が動作しなくなることはないので、図５のように垂下型過電流制限回路をあわせて具備する必要がないため、回路が簡略化されるという特徴を有する。
【００２６】
【発明の効果】
本発明においては、入力電源電圧と出力電圧が小さいとき、すなわち入出力電圧差が小さいときでも動作する従来の垂下型過電流制限回路に差動対を追加し、前記差動対の一方に出力電圧を抵抗にて分割した帰還電圧を印加することにより、入力電源電圧と出力電圧が小さいとき、すなわち入出力電圧差が小さいときでも動作するフの字型過電流制限回路を構成しているため、従来のようにフの字型過電流制限回路と垂下型過電流制限回路を共に具備する必要がなく、回路規模が簡略化できるという効果がある。
【図面の簡単な説明】
【図１】本発明のフの字型過電流制限回路を具備したボルテージ・レギュレータの回路図である。
【図２】本発明のフの字型過電流制限回路を具備したボルテージ・レギュレータの出力電圧と出力電流の関係を示した図である。
【図３】従来のフの字型過電流制限回路を具備したボルテージ・レギュレータの回路図である。
【図４】従来のフの字型過電流制限回路を具備したボルテージ・レギュレータの出力電圧と出力電流の関係を示した図である。
【図５】従来のフの字型過電流制限回路と垂下型過電流制限回路の両者を具備したボルテージ・レギュレータの回路図である。
【図６】従来のフの字型過電流制限回路と垂下型過電流制限回路の両者を具備したボルテージ・レギュレータの出力電圧と出力電流の関係を示した図である。
【符号の説明】
１００ 基準電圧源
１０１ エラーアンプ
１０２ Ｐチャネル・エンハンスメント型ＭＯＳドライバートランジスタ
１０３、１１０ Ｐチャネル・エンハンスメント型ＭＯＳセンストランジスタ
１０４、１１４、１１５、１１６ Ｐチャネル・エンハンスメント型ＭＯＳトランジスタ
１０５、１１２ Ｎチャネル・エンハンスメント型ＭＯＳトランジスタ
１０６、１０７、１０８、１０９、１１１、１１３ 抵抗
２００ 基準電圧端子
２０１ 出力電圧端子
２０２ 帰還電圧端子
【発明の属する技術分野】
この発明は、ボルテージ・レギュレータのフの字型過電流制限回路に関するものである。
【０００２】
【従来の技術】
従来のフの字型過電流制限回路を具備したボルテージ・レギュレータとしては、図３に示されるような回路が知られている（例えば、特許文献１参照。）。
【０００３】
ボルテージ・レギュレータ部分は基準電圧源１００とエラーアンプ１０１とＰチャネル・エンハンスメント型ＭＯＳドライバートランジスタ１０２と抵抗１０６、１０７からなる電圧分割回路で構成されている。エラーアンプ１０１は帰還電圧と基準電圧とを比較して、両者が一致するようＰチャネル・エンハンスメント型ＭＯＳドライバートランジスタ１０２のゲート電圧を調整する。
【０００４】
フの字型電流制限回路はＰチャネル・エンハンスメント型ＭＯＳドライバートランジスタ１０２とゲートおよびソースが共通なＰチャネル・エンハンスメント型ＭＯＳセンストランジスタ１０３と、前記Ｐチャネル・エンハンスメント型ＭＯＳセンストランジスタ１０３のドレインに一端が接続されもう一端が出力電圧端子に接続された抵抗１０８と、前記Ｐチャネル・エンハンスメント型ＭＯＳセンストランジスタ１０３のドレインにゲートが接続されソースが出力電圧端子に接続されバックゲートが接地されたＮチャネル・エンハンスメント型ＭＯＳトランジスタ１０５と、前記Ｎチャネル・エンハンスメント型ＭＯＳトランジスタ１０５のドレインに一端が接続されもう一端が電源端子に接続された抵抗１０９と、前記Ｎチャネル・エンハンスメント型ＭＯＳトランジスタ１０５のドレインにゲートが接続されソースが電源端子に接続されドレインが前記エラーアンプ１０１の出力電圧端子とＰチャネル・エンハンスメント型ＭＯＳセンストランジスタ１０３およびＰチャネル・エンハンスメント型ＭＯＳドライバートランジスタ１０２のゲートに接続されたＰチャネル・エンハンスメント型ＭＯＳトランジスタ１０４により構成されている。
【０００５】
従来のフの字型過電流回路は入力電源電圧と出力電圧が小さいとき、すなわち入出力電圧差が小さいときはフの字型過電流回路が動作せず、Ｐチャネル・エンハンスメント型ＭＯＳドライバートランジスタ１０２が出力電流を供給できなくなるまで出力電圧が低下しないため、出力電圧と出力電流の関係が図４のようになってしまうという傾向があった。
【０００６】
この点を改善する為、従来のフの字型過電流制限回路に加え、垂下型過電流制限回路を具備したボルテージ・レギュレータの回路例を図５に示す。図５において垂下型過電流制限回路はＰチャネル・エンハンスメント型ＭＯＳドライバートランジスタ１０２とゲートおよびソースが共通なＰチャネル・エンハンスメント型ＭＯＳセンストランジスタ１１０と、前記Ｐチャネル・エンハンスメント型ＭＯＳセンストランジスタ１１０のドレインに一端が接続されもう一端が接地された抵抗１１１と、前記Ｐチャネル・エンハンスメント型ＭＯＳセンストランジスタ１１０のドレインにゲートが接続されソースが接地されたＮチャネル・エンハンスメント型ＭＯＳトランジスタ１１２と、前記Ｎチャネル・エンハンスメント型ＭＯＳトランジスタ１１２のドレインに一端が接続されもう一端が入力電源に接続された抵抗１１３と、前記Ｎチャネル・エンハンスメント型ＭＯＳトランジスタ１１２のドレインにゲートが接続されソースが入力電源に接続されドレインが前記エラーアンプ１０１の出力電圧端子とＰチャネル・エンハンスメント型ＭＯＳセンストランジスタ１１０およびＰチャネル・エンハンスメント型ＭＯＳドライバートランジスタ１０２のゲートに接続されたＰチャネル・エンハンスメント型ＭＯＳトランジスタ１１４により構成されている。
【０００７】
図５の回路では入力電源電圧と出力電圧が小さいとき、すなわち入出力電圧差が小さいときでも、出力電流が大きくなるとまず垂下型過電流制限回路が動作して過電流制限をかけることにより出力電圧が低下するので、入力電源電圧と出力電圧との差が大きくなりフの字型過電流制限回路が動作するため、出力電圧と出力電流の関係は図６のようになる。
【０００８】
【特許文献１】
特公平７−７４９７６号公報（第１図）
【０００９】
【発明が解決しようとする課題】
先述したように、図３に示した従来のフの字型過電流制限回路を具備したボルテージ・レギュレータでは、入力電源電圧と出力電圧が小さいとき、すなわち入出力電圧差が小さいときはフの字型過電流回路が動作せず、Ｐチャネル・エンハンスメント型ＭＯＳドライバートランジスタ１０２が出力電流を供給できなくなるまで出力電圧が低下しないため、出力電圧と出力電流の関係が図４のようになってしまうという傾向があった。
【００１０】
一方、このような点を解決するための回路が、図５に示したフの字型過電流制限回路と垂下型過電流制限回路を共に具備したボルテージ・レギュレータであるが、フの字型過電流回路と垂下型過電流回路をともに具備するため、回路規模が増大してしまうということがあった。
【００１１】
【課題を解決するための手段】
上記点を解決するために、本発明では入出力電圧差が小さい場合でも動作するようなフの字型過電流制限回路を簡便な回路にて実現している。
【００１２】
また、本願発明は、基準電圧を出力する基準電圧源と、出力電圧を分割する電圧分割回路と、前記出力電圧を分割した電圧が出力される帰還電圧端子と、前記基準電圧と前記帰還電圧端子からの電圧とが入力されるエラーアンプと、前記電圧分割回路と入力電源電圧との間に直列に接続された第一導電型の第１のトランジスタと、前記エラーアンプの出力を受けて、第１のトランジスタを制御する信号を出力する過電流制限回路と、を有し、前記過電流制限回路は、前記入力電源と前記エラーアンプの間に接続された第一導電型の第２のトランジスタと、前記入力電源と前記第２のトランジスタを制御する信号が入力される端子との間に接続された第１の抵抗と、前記第２のトランジスタを制御する信号が入力される端子と接地電位の間に接続された第２導電型の第３のトランジスタと、前記第３のトランジスタを制御する信号が入力される端子と接地電位の間に接続された第２の抵抗と、前記入力電源と前記第２の抵抗との間に接続されており、前記エラーアンプの出力が制御用の端子に入力される第１導電型の第４のトランジスタと、前記第４のトランジスタと前記第２の抵抗との間に接続された差動対とを有し、前記差動対の第１の入力端子は、前記帰還電圧端子に接続されており、前記差動対の第２の入力端子は、前記基準電圧回路の出力端子に接続されていることを特徴とする。
【００１３】
さらに、前記差動対は、前記第１の入力端子を有する第一導電型の第５のトランジスタと、前記第２の入力端子を有する第一導電型の第６のトランジスタと、を有し、前記第５のトランジスタは、前記第２の抵抗と前記第４のトランジスタの間に接続されており、前記第６のトランジスタは、前記設定電位と前記第４のトランジスタの間に接続されていることを特徴とする。
【００１４】
さらに、本発明は、基準電圧を出力する基準電圧源と、出力電圧を分割する電圧分割回路と、前記出力電圧を分割した電圧が出力される帰還電圧端子と、前記基準電圧と前記帰還電圧端子からの電圧とが入力されるエラーアンプと、前記電圧分割回路と入力電源電圧との間に直列に接続された第一導電型の第１のトランジスタと、前記エラーアンプの出力を受けて、第１のトランジスタを制御する信号を出力する過電流制限回路と、を有し、前記過電流制限回路は、前記エラーアンプに入力される信号を受けて、前記第１のトランジスタを制御する信号を出力する差動対を有することを特徴とする。
【００１５】
【発明の実施の形態】
本発明においては、入力電源電圧と出力電圧が小さいとき、すなわち入出力電圧差が小さいときでも動作する従来の垂下型過電流制限回路に差動対を追加し、前記差動対の一方に出力電圧を抵抗にて分割した帰還電圧を印加することにより、入力電源電圧と出力電圧が小さいとき、すなわち入出力電圧差が小さいときでも動作するフの字型過電流制限回路を構成している。
【００１６】
【実施例】
以下に、本発明の実施例を図面に基づいて説明する。
【００１７】
本発明のフの字型過電流制限回路を具備したボルテージ・レギュレータの実施例を図１に示す。過電流制限回路は、Ｐチャネル・エンハンスメント型ＭＯＳドライバートランジスタ１０２に流れる電流を検出するために以下の構成を採っている。前記Ｐチャネル・エンハンスメント型ＭＯＳドライバートランジスタ１０２とゲートおよびソースが共通なＰチャネル・エンハンスメント型ＭＯＳセンストランジスタ１１０を有している。さらに、ソースが共に前記Ｐチャネル・エンハンスメント型ＭＯＳセンストランジスタ１１０のドレインに接続されて差動対を構成しているＰチャネル・エンハンスメント型ＭＯＳトランジスタ１１５、１１６を有している。さらに、前記Ｐチャネル・エンハンスメント型ＭＯＳトランジスタ１１５のドレインに一端が接続され、もう一端が接地された抵抗１１１を有している。さらに、前記Ｐチャネル・エンハンスメント型ＭＯＳトランジスタ１１５のドレインにゲートが接続されソースが接地されたＮチャネル・エンハンスメント型ＭＯＳトランジスタ１１２と、前記Ｎチャネル・エンハンスメント型ＭＯＳトランジスタ１１２のドレインに一端が接続されもう一端が入力電源に接続された抵抗１１３を有している。さらに、前記Ｎチャネル・エンハンスメント型ＭＯＳトランジスタ１１２のドレインにゲートが接続されソースが入力電源に接続されドレインが前記エラーアンプ１０１の出力電圧端子とセンスアンプ１１０およびＰチャネル・エンハンスメント型ＭＯＳドライバートランジスタ１０２のゲートに接続されたＰチャネル・エンハンスメント型ＭＯＳトランジスタ１１４有している。このような構成によりにより、Ｐチャネル・エンハンスメント型ＭＯＳドライバートランジスタ１０２に流れる電流を検出する。
【００１８】
そして、前記Ｐチャネル・エンハンスメント型ＭＯＳトランジスタ１１５のゲートは帰還電圧端子に接続され、前記Ｐチャネル・エンハンスメント型ＭＯＳトランジスタ１１６のゲートは基準電圧端子に接続されドレインは接地されている。
【００１９】
Ｐチャネル・エンハンスメント型ＭＯＳトランジスタ１１５および抵抗１１１に流れる電流が大きくなり、Ｎチャネル・エンハンスメント型ＭＯＳトランジスタ１１２がＯＮすると、Ｎチャネル・エンハンスメント型ＭＯＳトランジスタ１１２に電流が流れ、抵抗１１３の両端子間の電圧差が大きくなり、 Ｐチャネル・エンハンスメント型ＭＯＳトランジスタ１１４がＯＮするのでＰチャネル・エンハンスメント型ＭＯＳドライバートランジスタ１０２のゲート電圧が上昇し、Ｐチャネル・エンハンスメント型ＭＯＳドライバートランジスタ１０２の電流供給が制限されるという機構で過電流制限が動作する。
【００２０】
規定の出力電圧が出力されている場合には、帰還電圧は基準電圧と等しいため、 Ｐチャネル・エンハンスメント型ＭＯＳトランジスタ１１５のゲート電圧とＰチャネル・エンハンスメント型ＭＯＳトランジスタ１１６のゲート電圧は等しい。上記Ｐチャネル・エンハンスメント型ＭＯＳトランジスタ１１５と１１６のソースは共通になっている故、 Ｐチャネル・エンハンスメント型ＭＯＳトランジスタ１１５と１１６に流れる電流は等しく、その電流値はＰチャネル・エンハンスメント型ＭＯＳセンストランジスタ１１０に流れる電流の半分である。したがって、出力電流に比例する Ｐチャネル・エンハンスメント型ＭＯＳセンストランジスタ１１０に流れる電流の半分の電流が、 Ｎチャネル・エンハンスメント型ＭＯＳトランジスタ１１２がＯＮするような状態に達すると過電流制限が動作する。
【００２１】
出力電流が規定値より下降した場合には、出力電圧が下降するほど出力電圧を抵抗で分割している帰還電圧も下降するので、 Ｐチャネル・エンハンスメント型ＭＯＳトランジスタ１１５のゲート電圧とＰチャネル・エンハンスメント型ＭＯＳトランジスタ１１６のゲート電圧差は大きくなるので、 Ｐチャネル・エンハンスメント型ＭＯＳセンストランジスタ１１０に流れる電流のうちＰチャネル・エンハンスメント型ＭＯＳトランジスタ１１５に流れる電流の割合が大きくなる。
【００２２】
逆にいうと、出力電圧が下降するほどＰチャネル・エンハンスメント型ＭＯＳトランジスタ１１５に一定量の電流を流すのに必要なＰチャネル・エンハンスメント型ＭＯＳセンストランジスタ１１０の電流は小さくてすむ。
【００２３】
過電流制限が動作するのはＮチャネル・エンハンスメント型ＭＯＳトランジスタ１１２がＯＮするときであるから、Ｎチャネル・エンハンスメント型ＭＯＳトランジスタ１１２をＯＮさせるのに必要とされる、抵抗１１１およびＮチャネル・エンハンスメント型ＭＯＳトランジスタ１１５に流す電流は、出力電流や出力電圧によらず一定である。
【００２４】
しかし、前述したように出力電圧が低下するほど、 Ｐチャネル・エンハンスメント型ＭＯＳトランジスタ１１５に一定量の電流を流すのに必要なＰチャネル・エンハンスメント型ＭＯＳセンストランジスタ１１０の電流は小さくてすむことと、Ｐチャネル・エンハンスメント型ＭＯＳセンストランジスタ１１０に流れる電流は出力電流に比例することを考慮すると、出力電圧が低下するほど、過電流制限が動作する出力電流も低下することを意味している。すなわち、出力電圧と出力電流の関係は図２のようにフの字型を呈することとなる。
【００２５】
図１に示した実施例の回路では、図３に示した従来型のフの字型過電流制限回路のように入力電源電圧と出力電圧が小さいとき、すなわち入出力電圧差が小さいときにフの字型過電流制限回路が動作しなくなることはないので、図５のように垂下型過電流制限回路をあわせて具備する必要がないため、回路が簡略化されるという特徴を有する。
【００２６】
【発明の効果】
本発明においては、入力電源電圧と出力電圧が小さいとき、すなわち入出力電圧差が小さいときでも動作する従来の垂下型過電流制限回路に差動対を追加し、前記差動対の一方に出力電圧を抵抗にて分割した帰還電圧を印加することにより、入力電源電圧と出力電圧が小さいとき、すなわち入出力電圧差が小さいときでも動作するフの字型過電流制限回路を構成しているため、従来のようにフの字型過電流制限回路と垂下型過電流制限回路を共に具備する必要がなく、回路規模が簡略化できるという効果がある。
【図面の簡単な説明】
【図１】本発明のフの字型過電流制限回路を具備したボルテージ・レギュレータの回路図である。
【図２】本発明のフの字型過電流制限回路を具備したボルテージ・レギュレータの出力電圧と出力電流の関係を示した図である。
【図３】従来のフの字型過電流制限回路を具備したボルテージ・レギュレータの回路図である。
【図４】従来のフの字型過電流制限回路を具備したボルテージ・レギュレータの出力電圧と出力電流の関係を示した図である。
【図５】従来のフの字型過電流制限回路と垂下型過電流制限回路の両者を具備したボルテージ・レギュレータの回路図である。
【図６】従来のフの字型過電流制限回路と垂下型過電流制限回路の両者を具備したボルテージ・レギュレータの出力電圧と出力電流の関係を示した図である。
【符号の説明】
１００ 基準電圧源
１０１ エラーアンプ
１０２ Ｐチャネル・エンハンスメント型ＭＯＳドライバートランジスタ
１０３、１１０ Ｐチャネル・エンハンスメント型ＭＯＳセンストランジスタ
１０４、１１４、１１５、１１６ Ｐチャネル・エンハンスメント型ＭＯＳトランジスタ
１０５、１１２ Ｎチャネル・エンハンスメント型ＭＯＳトランジスタ
１０６、１０７、１０８、１０９、１１１、１１３ 抵抗
２００ 基準電圧端子
２０１ 出力電圧端子
２０２ 帰還電圧端子
Claims (3)
- 基準電圧を出力する基準電圧源と、
出力電圧を分割する電圧分割回路と、
前記出力電圧を分割した電圧が出力される帰還電圧端子と、
前記基準電圧と前記帰還電圧端子からの電圧とが入力されるエラーアンプと、
前記電圧分割回路と入力電源電圧との間に直列に接続された第一導電型の第１のトランジスタと、
前記エラーアンプの出力を受けて、第１のトランジスタを制御する信号を出力する過電流制限回路と、を有し、
前記過電流制限回路は、
前記入力電源と前記エラーアンプの間に接続された第一導電型の第２のトランジスタと、
前記入力電源と前記第２のトランジスタを制御する信号が入力される端子との間に接続された第１の抵抗と、
前記第２のトランジスタを制御する信号が入力される端子と接地電位の間に接続された第２導電型の第３のトランジスタと、
前記第３のトランジスタを制御する信号が入力される端子と接地電位の間に接続された第２の抵抗と、
前記入力電源と前記第２の抵抗との間に接続されており、前記エラーアンプの出力が制御用の端子に入力される第１導電型の第４のトランジスタと、
前記第４のトランジスタと前記第２の抵抗との間に接続された差動対とを有し、
前記差動対の第１の入力端子は、前記帰還電圧端子に接続されており、
前記差動対の第２の入力端子は、前記基準電圧回路の出力端子に接続されていることを特徴とするボルテージ・レギュレータ。 - 前記差動対は、
前記第１の入力端子を有する第一導電型の第５のトランジスタと、
前記第２の入力端子を有する第一導電型の第６のトランジスタと、を有し、
前記第５のトランジスタは、前記第２の抵抗と前記第４のトランジスタの間に接続されており、
前記第６のトランジスタは、前記設定電位と前記第４のトランジスタの間に接続されていることを特徴とする請求項１に記載のボルテージ・レギュレータ。 - 基準電圧を出力する基準電圧源と、
出力電圧を分割する電圧分割回路と、
前記出力電圧を分割した電圧が出力される帰還電圧端子と、
前記基準電圧と前記帰還電圧端子からの電圧とが入力されるエラーアンプと、
前記電圧分割回路と入力電源電圧との間に直列に接続された第一導電型の第１のトランジスタと、
前記エラーアンプの出力を受けて、第１のトランジスタを制御する信号を出力する過電流制限回路と、を有し、
前記過電流制限回路は、
前記エラーアンプに入力される信号を受けて、前記第１のトランジスタを制御する信号を出力する差動対を有することを特徴とするボルテージ・レギュレータ。
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