JP6785705B2 - 過電流保護回路及びボルテージレギュレータ - Google Patents

Description

本発明は、トランジスタを過電流から保護する過電流保護回路及びボルテージレギュレータに関する。

図７は、従来の過電流保護回路を備えたボルテージレギュレータの回路図である。
従来の過電流保護回路を備えたボルテージレギュレータは、電圧入力端子１０の電圧Ｖｉｎから電圧を制御して、電圧出力端子１１の電圧Ｖｏｕｔが予め設定した設定電圧値となるよう、制御用トランジスタ１２のゲートがトランジスタ制御回路１３によって制御される。分圧抵抗回路１４は、電圧Ｖｏｕｔを電圧Ｖｐに分圧して誤差増幅器３１の非反転入力端子に出力する。誤差増幅器３１は、分圧電圧Ｖｐと基準電圧源３２の出力する基準電圧Ｖｒｅｆとの差に基いて制御用トランジスタ１２のゲート電圧Ｖａを出力する。

過電流保護回路１５は、制御用トランジスタ１２に流れる電流を制限するように動作する。具体的な動作は次の通りである。
電圧出力端子１１に接続された負荷に短絡故障が発生すると、電圧Ｖｏｕｔは０Ｖとなり、制御用トランジスタ１２の出力電流Ｉｏｕｔが増加する。トランジスタ４１は、出力電流Ｉｏｕｔに比例したセンス電流を抵抗４２に流す。抵抗４２の両端で発生した電圧がインバータ回路４３のしきい値電圧に到達すると、インバータ回路４３は、トランジスタ４４をオンする。トランジスタ４４がオンすると、制御用トランジスタ１２のゲート電圧Ｖａが制御され、制御用トランジスタ１２の出力電流Ｉｏｕｔが制限される。また、電圧Ｖｉｎが高くなると、抵抗４５に流れる電流は増加する。トランジスタ４６、４７で構成されたカレントミラーは、抵抗４５に流れる電流に比例した電流を抵抗４２に流す。従って、電圧Ｖｉｎが高いと抵抗４２で発生する電圧が高くなり、電圧Ｖｉｎが低い時に比べて、小さいセンス電流で抵抗４２の両端で発生する電圧がインバータ回路４３のしきい値電圧に到達する。そのため、電圧Ｖｉｎが高い程、制御用トランジスタ１２の出力電流Ｉｏｕｔはより小さく制限される（例えば、特許文献１参照）。

特開２００８−１１７１７６号公報

しかしながら、従来の過電流保護回路では、電圧Ｖｉｎが高い場合の制御については考慮されていなかった。また、従来の過電流保護回路は、電圧Ｖｉｎが高い時に抵抗４５に流れる電流によって出力電流Ｉｏｕｔを制限するため、制限する電流値は抵抗４５の抵抗値のばらつきの影響を受けてしまう。

本発明は上記課題に鑑みてなされ、制御トランジスタに発生する過電力を正確に検出して電流制限が可能な過電流保護回路及びボルテージレギュレータを提供することを目的とする。

従来の課題を解決するため、本発明の過電流保護回路は、出力トランジスタの出力電流に比例した第一のセンス電流を流すセンストランジスタと、出力トランジスタの入力端子と出力端子の間に接続され第一の電流を出力する電圧電流変換回路と、第一の電流に比例した第一の電圧を出力する第一の電流電圧変換回路と、第一の電圧を検出して出力トランジスタの出力電流に基く第二のセンス電流を出力する電圧検出回路と、第一のセンス電流と第二のセンス電流が流れる第二の電流電圧変換回路と、第二の電流電圧変換回路の出力する第二の電圧に基いて出力トランジスタの出力電流を制限する電流制限回路と、を備えた。

本発明の過電流保護回路によれば、出力トランジスタの入力端子と出力端子の間に接続された電圧電流変換回路を備えたので、電圧電流変換回路が出力する第一の電流に基づいてトランジスタに発生する過電力を正確に検出でき、その過電力に基づいて出力トランジスタの出力電流の制限が可能となった。

第一の実施形態の過電流保護回路を備えたボルテージレギュレータのブロック図である。 第一の実施形態の過電流保護回路の一例を示す回路図である。 第一の実施形態の過電流保護回路の他の例を示す回路図である。 第二の実施形態の過電流保護回路を備えたボルテージレギュレータのブロック図である。 第二の実施形態の過電流保護回路の一例を示す回路図である。 第二の実施形態の過電流保護回路の他の例を示す回路図である。 従来の過電流保護回路を備えたボルテージレギュレータの回路図である。

図１は、第一の実施形態の過電流保護回路を備えたボルテージレギュレータのブロック図である。
第一の実施形態の過電流保護回路１００を備えたボルテージレギュレータは、誤差増幅器１１０と、出力トランジスタ１２０と、過電流保護回路１００と、を備えている。

過電流保護回路１００は、センストランジスタ１２１と、電圧電流変換回路１２２と、電流電圧変換回路１２３と、電圧検出回路１２４と、電流電圧変換回路１２５と、電流制限回路１２６と、を備えている。

出力トランジスタ１２０は、ソースがボルテージレギュレータの入力端子に接続され、ドレインがボルテージレギュレータの出力端子に接続され、ゲートが誤差増幅器１１０の出力端子に接続される。出力トランジスタ１２０は、ボルテージレギュレータの出力端子に接続された外部の負荷に電流Ｉｏｕｔを供給する。

センストランジスタ１２１は、ソースとゲートが夫々出力トランジスタ１２０のソースとゲートに接続され、ドレインが電流電圧変換回路１２５に接続される。センストランジスタ１２１は、出力トランジスタ１２０が出力する電流Ｉｏｕｔに比例したセンス電流Ｉｓ１を電流電圧変換回路１２５に出力する。

電圧電流変換回路１２２は、ボルテージレギュレータの入力端子と出力端子に接続され、電圧Ｖｉｎと電圧Ｖｏｕｔの差に比例した電流Ｉ１を電流電圧変換回路１２３に出力する。電流電圧変換回路１２３は、電流Ｉ１に比例した電圧Ｖ１を電圧検出回路１２４に出力する。電圧検出回路１２４は、電圧Ｖ１が所定の検出電圧Ｖｄｅｔ１以上であることを検出すると、出力トランジスタ１２０が出力する電流Ｉｏｕｔに比例したセンス電流Ｉｓ２を電流電圧変換回路１２５に出力する。電流電圧変換回路１２５は、センストランジスタ１２１のセンス電流Ｉｓ１と電圧検出回路１２４のセンス電流Ｉｓ２とが入力され、それらの電流に比例した電圧Ｖ２を電流制限回路１２６に出力する。電流制限回路１２６は、電圧Ｖ２が所定の検出電圧Ｖｄｅｔ２以上になると、出力トランジスタ１２０のゲート電圧を制御し、出力電流Ｉｏｕｔを所望の制限電流に抑える。

出力トランジスタ１２０には、入力端子の電圧Ｖｉｎと出力端子の電圧Ｖｏｕｔとにより、式１で表される電力Ｐが発生している。
Ｐ＝（Ｖｉｎ−Ｖｏｕｔ）×Ｉｏｕｔ ・・・（１）
センストランジスタ１２１に流れるセンス電流Ｉｓ１は、式２で表される。
Ｉｓ１＝Ａ×Ｉｏｕｔ ・・・（２）
電圧電流変換回路１２２が出力する電流Ｉ１は、式３で表される。
Ｉ１＝Ｂ×（Ｖｉｎ−Ｖｏｕｔ） ・・・（３）

電流電圧変換回路１２３が出力する電圧Ｖ１は、式４で表される。
Ｖ１＝Ｃ×Ｉ１ ・・・（４）
電圧検出回路１２４がＶ１＞Ｖｄｅｔ１のときに出力するセンス電流Ｉｓ２は、式５で表される。
Ｉｓ２＝Ｄ×Ｉｏｕｔ ・・・（５）
電流電圧変換回路１２５が出力する電圧Ｖ２は、式６で表される。
Ｖ２＝Ｅ×（Ｉｓ１＋Ｉｓ２） ・・・（６）
ここで、Ａ、Ｂ、Ｃ、Ｄ、Ｅは回路定数で決まる正の定数である。

＜入出力電圧差（Ｖｉｎ−Ｖｏｕｔ）が小さい時の制限電流Ｉｌｉｍ値＞
電流Ｉ１即ち電圧Ｖ１が検出電圧Ｖｄｅｔ１より小さいと、電圧検出回路１２４の出力するセンス電流Ｉｓ２はゼロとなる。出力トランジスタ１２０の制限電流Ｉｌｉｍ１は、電圧Ｖ２が検出電圧Ｖｄｅｔ２と等しくなる条件で決まる。
Ｉｌｉｍ１＝Ｖｄｅｔ２／Ａ／Ｅ ・・・（７）

＜入出力電圧差（Ｖｉｎ−Ｖｏｕｔ）が大きい時の制限電流Ｉｌｉｍ値＞
電流Ｉ１即ち電圧Ｖ１が検出電圧Ｖｄｅｔ１以上になると、電圧検出回路１２４はセンス電流Ｉｓ２を流し始める。この時、出力トランジスタ１２０の制限電流Ｉｌｉｍ２は、電圧Ｖ２が検出電圧Ｖｄｅｔ２と等しくなる条件で決まる。
Ｉｌｉｍ２＝Ｖｄｅｔ２／（Ａ＋Ｄ）／Ｅ ・・・・・・（８）
式７と式８から、Ｉｌｉｍ１＞Ｉｌｉｍ２となる。

以上説明したように、過電流保護回路１００を用いれば、入出力電圧差（Ｖｉｎ−Ｖｏｕｔ）が大きくなったことを検出して出力電流Ｉｏｕｔを制限できるため、過電力による出力トランジスタ１２０の熱損傷を防止することが出来、且つボルテージレギュレータの電流出力能力が過剰に制限されることを防ぐことが出来る。

図２は、第一の実施形態の過電流保護回路１００の一例を示す回路図である。
説明の都合上、出力トランジスタ１２０を過電流保護回路１００に含めて図示している。
電圧電流変換回路１２２は、抵抗１４０と、ＰＭＯＳトランジスタ１４１、１４２と、ＮＭＯＳトランジスタ１４３、１４４と、を備えいる。

ＰＭＯＳトランジスタ１４１は、ソースがボルテージレギュレータの出力端子に接続され、ゲートとドレインがＰＭＯＳトランジスタ１４２のゲート、及び、ＮＭＯＳトランジスタ１４３のドレインに接続される。ＮＭＯＳトランジスタ１４３は、ソースが接地端子に接続され、ゲートがＮＭＯＳトランジスタ１４４のゲートとドレイン、及び、ＰＭＯＳトランジスタ１４２のドレインに接続される。ＮＭＯＳトランジスタ１４４は、ソースが接地端子に接続される。ＰＭＯＳトランジスタ１４２は、ソースが抵抗１４０の一方の端子に接続される。抵抗１４０の他方の端子は、電圧電流変換回路１２２の出力端子に接続される。

電流電圧変換回路１２３は、抵抗１５０を備えている。
抵抗１５０は、電流電圧変換回路１２３の入出力端子間に接続される。
電圧検出回路１２４は、ＰＭＯＳトランジスタ１６０、１６１を備えている。

ＰＭＯＳトランジスタ１６１は、ゲートが電圧検出回路１２４の入力端子に接続され、ソースがＰＭＯＳトランジスタ１６０のドレインに接続され、ドレインが電圧検出回路１２４の出力端子に接続される。ＰＭＯＳトランジスタ１６０は、ゲートが端子Ｖｃｔｒに接続され、ソースがボルテージレギュレータの入力端子に接続される。

電流電圧変換回路１２５は、抵抗１７０を備えている。
抵抗１７０は、一方の端子が電圧検出回路１２４の出力端子と電流電圧変換回路１２５の出力端子に接続され、他方の端子が接地端子に接続される。
電流制限回路１２６は、ＮＭＯＳトランジスタ１８０と、抵抗１８１と、ＰＭＯＳトランジスタ１８２と、を備えている。

ＮＭＯＳトランジスタ１８０は、ゲートが電流制限回路１２６の入力端子に接続され、ドレインが抵抗１８１の一方の端子に接続され、ソースが接地端子に接続される。ＰＭＯＳトランジスタ１８２は、ゲートが抵抗１８１の一方の端子に接続され、ソースがボルテージレギュレータの入力端子に接続され、ドレインが端子Ｖｃｔｒに接続される。

電圧電流変換回路１２２において、ＮＭＯＳトランジスタ１４３と１４４は、カレントミラーを構成している。ＮＭＯＳトランジスタ１４３と１４４のサイズ比と、ＰＭＯＳトランジスタ１４１と１４２のサイズ比が等しい場合、ＰＭＯＳトランジスタ１４１と１４２のゲート−ソース間電圧Ｖｇｓは等しい。そのため、ＰＭＯＳトランジスタ１４２のソースの電圧Ｖｏｍは、ボルテージレギュレータの出力端子の電圧Ｖｏｕｔと一致する。抵抗１４０と１５０の直列抵抗の両端には入出力電圧差（Ｖｉｎ−Ｖｏｕｔ）に相当する電圧が印加されるため、電圧電流変換回路１２２が出力する電流Ｉ１は入出力電圧差（Ｖｉｎ−Ｖｏｕｔ）に比例した電流値となる。電流電圧変換回路１２３が出力する電圧Ｖ１は抵抗１５０に両端に発生し、式４で与えられるとおりである。抵抗１４０と１５０の抵抗値をそれぞれＲ１４０、Ｒ１５０とすると、式３の定数Ｂは１／（Ｒ１４０＋Ｒ１５０）に、式４の定数Ｃは抵抗値Ｒ１４０にそれぞれ等しくなる。

入出力電圧差（Ｖｉｎ−Ｖｏｕｔ）が小さい時、電圧Ｖ１と電圧Ｖｉｎの電圧差が小さく、ＰＭＯＳトランジスタ１６１のしきい値に達していないため、ＰＭＯＳトランジスタ１６１はオフしている。その場合、抵抗１７０に流れるのはセンス電流Ｉｓ１のみとなる。抵抗１７０の抵抗値をＲ１７０とすると、式６の定数Ｅは抵抗値Ｒ１７０に等しくなる。

抵抗１７０で発生する電圧Ｖ２がＮＭＯＳトランジスタのしきい値に達すると、ＮＭＯＳトランジスタ１８０がオンし、抵抗１８１の両端に電圧が発生する。抵抗１８１の両端に電圧がＰＭＯＳトランジスタ１８２のしきい値に達すると、ＰＭＯＳトランジスタ１８２がオンして、出力トランジスタ１２０の出力電流Ｉｏｕｔが制限される。この時、制限電流Ｉｌｉｍ１は、式７で表される。

入出力電圧差（Ｖｉｎ−Ｖｏｕｔ）が大きい時、電圧Ｖ１と電圧Ｖｉｎの電圧差がＰＭＯＳトランジスタ１６１のしきい値に達すると、ＰＭＯＳトランジスタ１６１がオンする。ＰＭＯＳトランジスタ１６１がオンすると、ＰＭＯＳトランジスタ１６０により出力トランジスタ１２０の出力電流に比例したセンス電流Ｉｓ２が抵抗１７０に流れる。この時、制限電流Ｉｌｉｍ２は式８で表される。

ここで、電圧Ｖ１と電圧Ｖｉｎの電圧差は、式９で与えられる。
Ｖｉｎ−Ｖ１＝Ｒ１５０／（Ｒ１４０＋Ｒ１５０）×（Ｖｉｎ−Ｖｏｕｔ） ・・・（９）
同じ製造工程でモノシリックＩＣ上に構成された抵抗同士の抵抗値の比は精度が高く、抵抗値の特性ばらつきの影響をほとんど受けない。よって、電圧Ｖ１は入出力電圧差（Ｖｉｎ−Ｖｏｕｔ）に精度よく比例した電圧を得ることが出来る。ＰＭＯＳトランジスタ１６１がオンし始めて制限電流がＩｌｉｍ１からＩｌｉｍ２に移行し始める条件を精度よく設定することが出来る。また、式９のＲ１５０／（Ｒ１４０＋Ｒ１５０）は抵抗のサイズ設定により容易に数値を変更可能であるため、制限電流を小さくする入出力電圧差（Ｖｉｎ−Ｖｏｕｔ）条件を自由に設定することが出来る。

この例では、検出電圧Ｖｄｅｔ１はＰＭＯＳトランジスタ１６１のしきい値によって決まり、また検出電圧Ｖｄｅｔ２はＮＭＯＳトランジスタ１８０のしきい値によって決まる。また、式２の定数Ａは出力トランジスタ１２０と１２１のサイズ比によって決まり、また式５の定数Ｄは出力トランジスタ１２０と１６０のサイズ比によって決まる。

このように、過電流保護回路１００を用いれば、入出力電圧差（Ｖｉｎ−Ｖｏｕｔ）が大きくなったことを検出して出力電流Ｉｏｕｔを制限できるため、過電力による出力トランジスタ１２０の熱損傷を防止することが出来、且つボルテージレギュレータの電流出力能力が過剰に制限されることを防ぐことが出来る。

図３は、第一の実施形態の過電流保護回路１００の他の例を示す回路図である。
図３の過電流保護回路において、図２と同じ箇所については説明を省略する。
電圧電流変換回路２２２は、抵抗２４０と、ＰＭＯＳトランジスタ２４１、２４２、２４５と、ＮＭＯＳトランジスタ２４３、２４４を備えている。

ＰＭＯＳトランジスタ２４１、２４２とＮＭＯＳトランジスタ２４３、２４４と抵抗２４０は、図２のＰＭＯＳトランジスタ１４１、１４２とＮＭＯＳトランジスタ１４３、１４４と抵抗１４０と同様に接続される。ＰＭＯＳトランジスタ２４５は、ゲートがＰＭＯＳトランジスタ２４１、２４２のゲートに接続され、ソースがＰＭＯＳトランジスタ２４２のソースに接続され、ドレインが抵抗２５０の一方の端子に接続される。

電流電圧変換回路２２３は、抵抗２５０を備えている。
電圧検出回路２２４は、ＰＭＯＳトランジスタ２６０、２６６、２６７と、ＮＭＯＳトランジスタ２６１、２６２、２６３、２６４と、基準電圧源２６５を備えている。

ＰＭＯＳトランジスタ２６０は、ソースがボルテージレギュレータの入力端子に接続され、ゲートが端子Ｖｃｔｒに接続され、ドレインがＮＭＯＳトランジスタ２６１のドレインとゲート、及び、ＮＭＯＳトランジスタ２６２のゲートに接続される。ＮＭＯＳトランジスタ２６１、２６２のソースは接地端子に接続される。ＮＭＯＳトランジスタ２６２は、ドレインがＮＭＯＳトランジスタ２６３、２６４のソースに接続される。ＮＭＯＳトランジスタ２６３は、ドレインがＰＭＯＳトランジスタ２６６のドレインとゲート、及び、ＰＭＯＳトランジスタ２６７のゲートに接続される。ＮＭＯＳトランジスタ２６４は、ゲートが基準電圧源２６５の一方の端子に接続され、ドレインがボルテージレギュレータの入力端子に接続される。ＰＭＯＳトランジスタ２６６、２６７のソースはボルテージレギュレータの入力端子に接続される。ＰＭＯＳトランジスタ２６７は、ドレインが抵抗１７０の一方の端子に接続される。
電圧電流変換回路２２２の動作は、ＰＭＯＳトランジスタ２４５以外は図２の電圧電流変換回路１２２と同じなので説明は省略する。

ＰＭＯＳトランジスタ２４２と２４５に流れる電流は、入出力電圧差（Ｖｉｎ−Ｖｏｕｔ）に比例した電流値となる。ＰＭＯＳトランジスタ２４２と２４５が共に飽和状態で動作している時、ＰＭＯＳトランジスタ２４５から出力される電圧電流変換回路２２２の出力電流Ｉ１は、抵抗２４０に流れる電流がＰＭＯＳトランジスタ２４２と２４５のサイズ比により分割された電流値となる。

電流電圧変換回路２２３が出力する電圧Ｖ１は抵抗２５０に両端に発生し、式４で与えられるとおりである。抵抗２４０の抵抗値をＲ２４０とすると、式３の定数Ｂは１／Ｒ２４０になる。また、抵抗２５０の抵抗値をＲ２５０とすると、式４の定数Ｃは抵抗値Ｒ２５０と、ＰＭＯＳトランジスタ２４２と２４５のサイズ比に依存して決まる。

入出力電圧差（Ｖｉｎ−Ｖｏｕｔ）が小さい時、電圧Ｖ１は基準電圧源２６５の出力する基準電圧Ｖｒｅｆより電圧が低い。基準電圧Ｖｒｅｆより電圧Ｖ１が低いと、ＮＭＯＳトランジスタ２６３、２６４で構成される差動対は、ＮＭＯＳトランジスタ２６４の方に電流を流す。すると、ＰＭＯＳトランジスタ２６６、２６７で構成されるカレントミラーの出力するセンス電流Ｉｓ２はゼロとなり、抵抗１７０に流れるのはセンス電流Ｉｓ１のみとなる。図２の場合と同様、この時、制限電流Ｉｌｉｍ１は式７で表される。

入出力電圧差（Ｖｉｎ−Ｖｏｕｔ）が大きい時、電圧Ｖ１が基準電圧Ｖｒｅｆより高くなると、ＮＭＯＳトランジスタ２６３、２６４で構成される差動対は、ＮＭＯＳトランジスタ２６３の方に電流を流す。ＰＭＯＳトランジスタ２６０は出力トランジスタ１２０の出力電流に比例した電流をＮＭＯＳトランジスタ２６１、２６２で構成されたカレントミラーに流すため、結果としてセンス電流Ｉｓ２は出力トランジスタ１２０の出力電流に比例した電流となる。図２の場合と同様、この時、制限電流Ｉｌｉｍ２は式８で表される。

ここで、電圧Ｖ１は、式１０で与えられる。
Ｖ１＝Ｒ２５０／Ｒ２４０×Ｆ×（Ｖｉｎ−Ｖｏｕｔ） ・・・（１０）
Ｆは、ＰＭＯＳトランジスタ２４２と２４５のサイズ比により決まる定数である。抵抗比と同様、モノシリックＩＣ上に構成されたトランジスタ同士のサイズ比は精度が高いため、電圧Ｖ１は素子特性のばらつきの影響をほとんど受けない。よって、電圧Ｖ１は入出力電圧差（Ｖｉｎ−Ｖｏｕｔ）に精度よく比例した電圧を得ることが出来る。

図２の電圧検出回路１２４では、ＰＭＯＳトランジスタのしきい値によって制限電流を小さくする入出力電圧差（Ｖｉｎ−Ｖｏｕｔ）条件が決まるため、トランジスタのしきい値の温度変化や特性ばらつきの影響を受けた。しかし、図３の電圧検出回路２２４では、電圧Ｖ１と基準電圧Ｖｒｅｆとの比較によって制限電流を小さくする入出力電圧差（Ｖｉｎ−Ｖｏｕｔ）条件が決まるため、電力検出精度を更に高めることが出来る。

図４は、第二の実施形態の過電流保護回路２００を備えたボルテージレギュレータのブロック図である。
過電流保護回路２００は、第一の実施形態の過電流保護回路１００と電圧電流変換回路３２２に誤差増幅器１１０の出力端子が接続される点で異なる。電流電圧変換回路３２３は、電流電圧変換回路１２３と同様の動作をする。

電圧電流変換回路３２２は、出力トランジスタ１２０の出力電流Ｉｏｕｔが所定値以下では、出力トランジスタ１２０の出力電流Ｉｏｕｔに比例した電流Ｉ１を出力するように動作する。従って、過電流保護回路２００は、過電流保護回路１００に比較して、ボルテージレギュレータの出力端子に接続される負荷に流れる電流が少ない場合において、電流Ｉ１が少なくなるので、回路の消費電流が少なくなる。そのため、第一の実施形態の効果に加えて、回路電流を抑えて機器を低消費電力化するという効果が得られる。

図５は、第二の実施形態の過電流保護回路２００の一例を示す回路図である。
ここでは、過電流保護回路１００と同じ箇所については説明を省略する。
電圧電流変換回路３２２は、ＰＭＯＳトランジスタ３１０と、ＮＭＯＳトランジスタ３１１、３１２と、抵抗３４０と、を備えている。

ＰＭＯＳトランジスタ３１０は、ソースがボルテージレギュレータの入力端子に接続され、ゲートが端子Ｖｃｔｒに接続され、ドレインがＮＭＯＳトランジスタ３１１のゲートとドレイン、及び、ＮＭＯＳトランジスタ３１２のゲートに接続される。ＮＭＯＳトランジスタ３１１は、ソースがボルテージレギュレータの出力端子とＮＭＯＳトランジスタ３１２のソースに接続される。ＮＭＯＳトランジスタ３１２は、ドレインが抵抗３４０の一方の端子に接続される。抵抗３４０は、他方の端子が抵抗３５０の一方の端子と、ＰＭＯＳトランジスタ３６１のゲートに接続される。

電圧電流変換回路３２３は、抵抗３５０を備えている。
電圧検出回路３２４は、ＰＭＯＳトランジスタ３６０、３６１、３６２と、基準電圧源３６３と、を備えている。

ＰＭＯＳトランジスタ３６０は、ソースがボルテージレギュレータの入力端子に接続され、ゲートが端子Ｖｃｔｒに接続され、ドレインがＰＭＯＳトランジスタ３６１と３６２のソースに接続される。ＰＭＯＳトランジスタ３６１は、ドレインが抵抗１７０の一方の端子に接続される。ＰＭＯＳトランジスタ３６２は、ゲートが基準電圧源３６３の一方の端子に接続され、ドレインが接地端子に接続される。基準電圧源３６３の他方の端子は、ボルテージレギュレータの入力端子に接続される。

ＰＭＯＳトランジスタ３１０は、出力トランジスタ１２０の出力電流Ｉｏｕｔに比例した電流をＮＭＯＳトランジスタ３１１に流す。ＮＭＯＳトランジスタ３１１、３１２はカレントミラーを構成しており、抵抗３４０、３５０に出力電流Ｉｏｕｔに比例した電流を流す。

出力電流Ｉｏｕｔが小さい時は、抵抗３５０の両端に発生する電圧、即ち、電圧Ｖｉｎと電圧Ｖ１の電圧差は小さくなる。基準電圧Ｖｒｅｆより電圧Ｖ１が高いと、ＰＭＯＳトランジスタ３６１、３６２で構成される差動対は、ＰＭＯＳトランジスタ３６２の方に電流を流す。ＰＭＯＳトランジスタ３６１が出力するセンス電流Ｉｓ２はゼロとなり、抵抗１７０に流れるのはセンス電流Ｉｓ１のみとなる。よって、出力電流Ｉｏｕｔが小さい時は、入出力電圧差（Ｖｉｎ−Ｖｏｕｔ）の大小に関わらず、制限電流制限電流Ｉｌｉｍ１は式７で表される値となる。

出力電流Ｉｏｕｔが大きい時は、ＰＭＯＳトランジスタ３１０に流れる電流が大きくなるため、ＮＭＯＳトランジスタ３１２のオン抵抗が小さくなる。ＮＭＯＳトランジスタ３１２のオン抵抗が小さくなると、ＮＭＯＳトランジスタ３１２のドレイン電圧Ｖｏｍは出力端子の電圧Ｖｏｕｔにほぼ等しくなり、抵抗３５０と３４０の直列抵抗の両端には入出力電圧差（Ｖｉｎ−Ｖｏｕｔ）に相当する電圧が印加されるため、電圧電流変換回路３２２が出力する電流Ｉ１は入出力電圧差（Ｖｉｎ−Ｖｏｕｔ）に比例した電流値となる。そのため、出力電流Ｉｏｕｔが大きい時は、電圧電流変換回路３２２からは式３で表される電流が出力される。電流電圧変換回路３２３が出力する電圧Ｖ１は抵抗３５０に両端に発生し、式４で与えられるとおりである。

出力電流Ｉｏｕｔが大きく、且つ、入出力電圧差（Ｖｉｎ−Ｖｏｕｔ）が小さい時、電圧Ｖ１は基準電圧源２６５の出力する基準電圧Ｖｒｅｆより電圧が高いため、ＰＭＯＳトランジスタ３６１、３６２で構成される差動対は、ＰＭＯＳトランジスタ３６２の方に電流を流す。すると、ＰＭＯＳトランジスタ３６１が出力するセンス電流Ｉｓ２はゼロとなり、抵抗１７０に流れるのはセンス電流Ｉｓ１のみとなる。この時、制限電流Ｉｌｉｍ１は式７で表される。

出力電流Ｉｏｕｔが大きく、且つ、入出力電圧差（Ｖｉｎ−Ｖｏｕｔ）が大きい時、電圧Ｖ１は基準電圧Ｖｒｅｆより低くなるため、ＰＭＯＳトランジスタ３６１、３６２で構成される差動対は、ＰＭＯＳトランジスタ３６１の方に電流を流す。すると、ＰＭＯＳトランジスタ３６１はＰＭＯＳトランジスタ３６１から供給される出力電流Ｉｏｕｔに比例した電流をセンス電流Ｉｓ２として出力する。この時、制限電流Ｉｌｉｍ２は式８で表される。

出力トランジスタ１２０の過電流を制限する出力電流Ｉｏｕｔにおいて、電流Ｉ１が確実に出力できるようにＰＭＯＳトランジスタ３１０、ＮＭＯＳトランジスタ３１１、３１２、及び、抵抗３４０、３５０を設計することで、第一の実施形態と同様の過電流保護動作が可能となる。

また、電圧電流変換回路３２２は出力電流Ｉｏｕｔが大きい時のみ回路電流を消費する構成となる。そのため、過電流保護回路２００は、負荷の負荷電流が小さく、出力トランジスタ１２０の出力電流Ｉｏｕｔが小さい時は回路電流を少なくすることが出来る。
なお、図５の過電流保護回路２００では、式５の定数Ｄは出力トランジスタ１２０と３６０のサイズ比によって決まる。

図６は、第二の実施形態の過電流保護回路２００の他の例を示す回路図である。
図６の過電流保護回路２００において、第一の実施形態、第二の実施形態と同じ箇所については説明を省略する。
電圧電流変換回路４２２は、ＰＭＯＳトランジスタ４４１、４４２、４４５、４４６、と、ＮＭＯＳトランジスタ４４３、４４４と、抵抗４４０と、を備えている。

ＰＭＯＳトランジスタ４４１は、ソースがボルテージレギュレータの出力端子に接続され、ゲートとドレインがＰＭＯＳトランジスタ４４２のゲート、及び、ＰＭＯＳトランジスタ４４５のゲート、及び、ＮＭＯＳトランジスタ４４３のドレインに接続される。ＮＭＯＳトランジスタ４４３は、ソースが接地端子に接続され、ゲートがＮＭＯＳトランジスタ４４４のゲートとドレイン、及び、ＰＭＯＳトランジスタ４４２のドレインに接続される。ＮＭＯＳトランジスタ４４４は、ソースが接地端子に接続される。ＰＭＯＳトランジスタ４４２は、ソースが抵抗４４０の一方の端子と、ＰＭＯＳトランジスタ４４５のソースに接続される。抵抗４４０の他方の端子は、ＰＭＯＳトランジスタ４４６のドレインに接続される。ＰＭＯＳトランジスタ４４５は、ドレインが抵抗２５０の一方の端子と、ＮＭＯＳトランジスタ２６３のゲートに接続される。ＰＭＯＳトランジスタ４４６は、ゲートが端子Ｖｃｔｒに接続され、ソースがボルテージレギュレータの入力端子に接続される。

ＰＭＯＳトランジスタ４４１、４４２、４４５とＮＭＯＳトランジスタ４４３、４４４と抵抗４４０は、電圧電流変換回路２２２と同じ構成で、同様に動作する。ＰＭＯＳトランジスタ４４６は、出力トランジスタ１２０の出力電流Ｉｏｕｔに比例した電流を抵抗４４０に流す。よって、抵抗２５０には出力電流Ｉｏｕｔに比例した電流が流れる。

出力電流Ｉｏｕｔが小さい時は抵抗２５０の両端に発生する電圧、即ち、電圧Ｖ１の電圧は低くなる。基準電圧Ｖｒｅｆより電圧Ｖ１が低いと、ＮＭＯＳトランジスタ２６３、２６４で構成される差動対は、ＮＭＯＳトランジスタ２６４の方に電流を流す。すると、ＰＭＯＳトランジスタ２６６、２６７で構成されるカレントミラーの出力するセンス電流Ｉｓ２はゼロとなり、抵抗１７０に流れるのはセンス電流Ｉｓ１のみとなる。よって、出力電流Ｉｏｕｔが小さい時は、入出力電圧差（Ｖｉｎ−Ｖｏｕｔ）の大小に関わらず、電圧検出回路２２４はセンス電流Ｉｓ２を出力しないため、制限電流は式７で表される値となる。

出力電流Ｉｏｕｔが大きい時は、ＰＭＯＳトランジスタ４４６に流れる電流が大きくなるため、ＰＭＯＳトランジスタ４４６のオン抵抗が小さくなる。ＰＭＯＳトランジスタ４４６のオン抵抗が小さくなると、ＰＭＯＳトランジスタ４４６のドレイン電圧Ｖｉｍは入力端子の電圧Ｖｉｎにほぼ等しくなる。抵抗４４０の両端には入出力電圧差（Ｖｉｎ−Ｖｏｕｔ）に相当する電圧が印加されるため、ＰＭＯＳトランジスタ４４２と４４５に流れる電流は、入出力電圧差（Ｖｉｎ−Ｖｏｕｔ）に比例した電流値となる。
従って、出力電流Ｉｏｕｔが大きい時は、電圧電流変換回路４２２からは式３で表される電流Ｉ１が出力される。

電圧電流変換回路２２３は、抵抗２５０に両端に発生する式４で与えられる電圧Ｖ１を出力する。抵抗４４０の抵抗値をＲ４４０とすると、式３の定数Ｂは１／Ｒ４４０になる。また、抵抗２５０の抵抗値をＲ２５０とすると、式４の定数Ｃは抵抗値Ｒ２５０と、ＰＭＯＳトランジスタ４４２と４４５のサイズ比に依存して決まる。

出力電流Ｉｏｕｔが大きく、且つ、入出力電圧差（Ｖｉｎ−Ｖｏｕｔ）が小さい時、電圧Ｖ１は基準電圧源２６５の出力する基準電圧Ｖｒｅｆより電圧が低い。一方、出力電流Ｉｏｕｔが大きく、且つ、入出力電圧差（Ｖｉｎ−Ｖｏｕｔ）が大きい時、電圧Ｖｉｎと電圧Ｖ１の電圧差は基準電圧Ｖｒｅｆより高くなる。電圧Ｖ１の高低に応じた電圧検出回路２２４の動作は図３で説明した通りである。

出力トランジスタ１２０の過電流を制限する出力電流Ｉｏｕｔにおいて、電流Ｉ１が確実に出力できるようにＰＭＯＳトランジスタ４４６、抵抗４４０を設計することで、第一の実施形態と同様の過電流保護動作が可能となる。

また、第一の実施形態の電圧電流変換回路１２２、２２２では、入出力電圧差（Ｖｉｎ−Ｖｏｕｔ）が大きい時は入力端子と接地端子の間で回路電流が流れてしまうのに対して、第二の実施形態の電圧電流変換回路４２２は出力電流Ｉｏｕｔが大きい時のみ回路電流を消費する構成となる。そのため、図５の過電流保護回路２００と同様に出力電流Ｉｏｕｔが小さい時は過電流保護２０１の回路電流を抑えることができる。

以上説明したように、第二の実施形態の過電流保護回路２００を用いれば、第一の実施形態の過電流保護回路１００と同様の効果が得られる他、低消費電力な過電流保護回路を実現できる。

なお、実施形態で示した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。例えば、抵抗は、同様の機能を有するインピーダンス素子で構成しても良い。

１００、２００ 過電流保護回路
１１０ 誤差増幅器
１２２、３２２ 電圧電流変換回路
１２３、１２５、３２３ 電流電圧変換回路
１２４ 電圧検出回路
１２６ 電流制限回路

Claims (6)

1. 負荷に電流を供給する出力トランジスタの出力電流に比例した第一のセンス電流を流すセンストランジスタと、
   前記出力トランジスタの入力端子と出力端子の間に接続され、第一の電流を出力する電圧電流変換回路と、
   前記第一の電流に比例した第一の電圧を出力する第一の電流電圧変換回路と、
   前記第一の電圧を検出して、前記出力トランジスタの出力電流に基く第二のセンス電流を出力する電圧検出回路と、
   前記第一のセンス電流と前記第二のセンス電流が流れる第二の電流電圧変換回路と、
   前記第二の電流電圧変換回路の出力する第二の電圧に基いて前記出力トランジスタの出力電流を制限する電流制限回路と、
   を備えた過電流保護回路。
2. 前記電圧電流変換回路は、
   前記出力トランジスタの入力端子と出力端子の電圧差に比例した前記第一の電流を出力
   する
   ことを特徴とする請求項１に記載の過電流保護回路。
3. 前記電圧電流変換回路は、
   前記出力トランジスタの出力電流が小さい時は、前記出力トランジスタの出力電流に比例した前記第一の電流を出力する
   ことを特徴とする請求項１から２のいずれかに記載の過電流保護回路。
4. 前記電圧電流変換回路は、
   前記出力トランジスタの入力端子と出力端子間の電圧差に等しい電圧が印加される第一の抵抗素子を備え、
   前記第一の抵抗素子の抵抗値に反比例する第一の電流を出力し、
   前記第一の電流電圧変換回路は、第二の抵抗素子を備え、前記第二の抵抗素子の抵抗値と前記第一の電流とに比例した前記第一の電圧を出力する
   ことを特徴とする請求項１から３のいずれかに記載の過電流保護回路。
5. 前記電圧検出回路は、
   前記出力トランジスタの出力電流に比例した電流を流す第三のトランジスタを備え、前記第一の電圧が所定の電圧以上であることを検出すると、第三のトランジスタの出力電流に比例した第二のセンス電流を出力する
   ことを特徴とする請求項１から４のいずれかに記載の過電流保護回路。
6. 出力電圧を出力する出力トランジスタと、
   前記出力電圧を所望の電圧になるように前記出力トランジスタを制御する誤差増幅器と、
   請求項１から５のいずれかに記載の過電流保護回路と、
   を備えたことを特徴とするボルテージレギュレータ。

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