KR101435238B1

KR101435238B1 - 볼티지 레귤레이터

Info

Publication number: KR101435238B1
Application number: KR1020100015119A
Authority: KR
Inventors: 다카오 나카시모
Original assignee: 세이코 인스트루 가부시키가이샤
Priority date: 2009-02-23
Filing date: 2010-02-19
Publication date: 2014-08-28
Anticipated expiration: 2030-02-19
Also published as: JP2010218543A; TWI489239B; US20100213909A1; TW201042413A; US8384370B2; CN101813957A; JP5580608B2; KR20100096014A; CN101813957B

Abstract

(과제) 최대 출력 전류 및 단락시 출력 전류를 정확하게 설정할 수 있는 볼티지 레귤레이터를 제공한다.
(해결 수단) 과전류 보호 회로의 최대 출력 전류 (Im) 및 단락시 출력 전류 (Is) 의 전류값을 결정하는 회로로서, 전류를 전압으로 변환하는 저항을 사용하지 않고, 출력 전류에 따른 전류를 미러하는 커런트 미러 회로를 사용하여 전류로 제어하는 회로를 구비하였다. 따라서, 최대 출력 전류 (Im) 및 단락시 출력 전류 (Is) 는 출력 전류 (Iout) 에 대해 정확하게 설정할 수 있다.

Description

볼티지 레귤레이터{VOLTAGE REGULATOR}

본 발명은 과전류 보호 회로를 구비한 볼티지 레귤레이터에 관한 것이다.

종래의 볼티지 레귤레이터에 대해 설명한다. 도 3 은 종래의 볼티지 레귤레이터를 나타내는 도면이다.

출력 전압 (Vout) 이 소정 전압보다 높으면, 즉 분압 회로 (91) 의 분압 전압 (Vfb) 이 기준 전압 (Vref) 보다 높으면, 증폭기 (92) 의 출력 신호 (출력 트랜지스터 (84) 의 게이트 전압) 가 높아지고, 출력 트랜지스터 (84) 는 오프되어, 출력 전압 (Vout) 은 낮아진다. 또, 출력 전압 (Vout) 이 소정 전압보다 낮으면, 상기와 같이 출력 전압 (Vout) 은 높아진다. 즉, 출력 전압 (Vout) 이 일정해진다.

여기서, 볼티지 레귤레이터의 출력 단자와 접지 단자가 단락된다고 하자. 그러면, 출력 전류 (Iout) 가 많아져, 최대 출력 전류 (Im) 가 된다. 이 최대 출력 전류 (Im) 에 따라, 출력 트랜지스터 (84) 와 커런트 미러 접속되는 센스 트랜지스터 (83) 에 흐르는 전류가 많아지고, 이 때 PMOS 트랜지스터 (82) 가 온되어 저항 (87) 에만 발생하는 전압이 높아지고, NMOS 트랜지스터 (85) 가 온되어 저항 (86) 에 발생하는 전압이 높아지고, PMOS 트랜지스터 (81) 가 온되어 출력 트랜지스터 (84) 의 게이트·소스간 전압이 낮아지고, 출력 트랜지스터 (84) 가 오프된다. 따라서, 출력 전류 (Iout) 는 최대 출력 전류 (Im) 보다 많아지지 않아 최대 출력 전류 (Im) 로 고정되고, 출력 전압 (Vout) 이 낮아진다. 여기서, 저항 (87) 에만 발생하는 전압에 의해, 출력 트랜지스터 (84) 의 게이트·소스간 전압이 낮아지고, 출력 트랜지스터 (84) 가 오프되어, 출력 전류 (Iout) 가 최대 출력 전류 (Im) 로 고정되므로, 최대 출력 전류 (Im) 는 저항 (87) 만의 저항값에 의해 결정된다.

출력 전압 (Vout) 이 낮아짐으로써, PMOS 트랜지스터 (82) 의 게이트·소스간 전압이 임계값 전압의 절대값 (Vtp) 보다 낮아지면, PMOS 트랜지스터 (82) 는 오프된다. 그러면, 저항 (87) 뿐만 아니라 저항 (87 및 88) 의 양방에 발생하는 전압이 높아지고, NMOS 트랜지스터 (85) 가 추가로 온되어 저항 (86) 에 발생하는 전압이 더욱 높아지고, PMOS 트랜지스터 (81) 가 추가로 온되어 출력 트랜지스터 (84) 의 게이트·소스간 전압이 더욱 낮아지고, 출력 트랜지스터 (84) 가 추가로 오프된다. 따라서, 출력 전류 (Iout) 가 적어져, 단락시 출력 전류 (Is) 가 된다. 그 후, 출력 전압 (Vout) 이 낮아져 0 볼트가 된다. 여기서, 저항 (87 및 88) 의 양방에 발생하는 전압에 의해, 출력 트랜지스터 (84) 의 게이트·소스간 전압이 낮아지고, 출력 트랜지스터 (84) 가 오프되어, 출력 전류 (Iout) 가 단락시 출력 전류 (Is) 가 되므로, 단락시 출력 전류 (Is) 는 저항 (87 및 88) 의 양방의 저항값에 의해 결정된다 (예를 들어, 특허문헌 1 참조).

일본공개특허공보2003-216252호(도5)

그러나, 종래의 기술에서는, 최대 출력 전류 (Im) 및 단락시 출력 전류 (Is) 가 출력 전류 (Iout) 에 대해 정확하게 설정되도록 하는 경우, 최대 출력 전류 (Im) 및 단락시 출력 전류 (Is) 가 저항 (87 및 88) 의 양방의 저항값에 의해 결정되므로, 저항 (87 및 88) 의 양방의 저항값의 트리밍 공정이 필요하게 된다. 따라서, 그 만큼, 볼티지 레귤레이터의 제조 공정이 복잡해진다.

본 발명은 상기 과제를 감안하여 이루어지며, 용이하게 최대 출력 전류 및 단락시 출력 전류를 정확하게 설정할 수 있는 볼티지 레귤레이터를 제공한다.

본 발명은, 상기 과제를 해결하기 위해, 과전류 보호 회로를 구비한 볼티지 레귤레이터에 있어서, 과전류 보호 회로의 최대 출력 전류 (Im) 및 단락시 출력 전류 (Is) 의 전류값을 결정하는 회로로서, 출력 전류에 따른 전류를 미러하는 커런트 미러 회로를 사용하여 전류로 제어하는 회로를 구비한 것을 특징으로 하는 볼티지 레귤레이터를 제공한다.

본 발명의 과전류 보호 회로를 구비한 볼티지 레귤레이터는, 최대 출력 전류 (Im) 및 단락시 출력 전류 (Is) 의 전류값을 결정하기 위해서, 출력 전류에 따른 전류를 미러하는 커런트 미러 회로를 구비했기 때문에, 최대 출력 전류 (Im) 및 단락시 출력 전류 (Is) 를 출력 전류에 대해 정확하게 설정할 수 있다.

도 1 은 본 발명의 볼티지 레귤레이터를 나타내는 회로도.
도 2 는 볼티지 레귤레이터의 출력 전압 출력 전류 특성을 나타내는 도면.
도 3 은 종래의 볼티지 레귤레이터를 나타내는 회로도.
도 4 는 제 2 실시형태의 볼티지 레귤레이터를 나타내는 회로도.
도 5 는 제 3 실시형태의 볼티지 레귤레이터를 나타내는 회로도.
도 6 은 제 4 실시형태의 볼티지 레귤레이터를 나타내는 회로도.
도 7 은 제 3 실시형태의 볼티지 레귤레이터의 출력 전압 출력 전류 특성을 나타내는 도면.

발명을 실시하기 위한 형태

이하, 본 발명의 실시형태를 도면을 참조하여 설명한다.

먼저, 볼티지 레귤레이터의 구성에 대해 설명한다. 도 1 은 본 발명의 볼티지 레귤레이터를 나타내는 회로도이다.

볼티지 레귤레이터는 센스 회로 (10), 제어 회로 (20), 제어 회로 (30), 출력 트랜지스터 (40), 분압 회로 (50) 및 증폭기 (60) 를 구비한다.

센스 회로 (10) 는 센스 트랜지스터 (11) 와 NMOS 트랜지스터 (12) 를 갖는다. 제어 회로 (20) 는 PMOS 트랜지스터 (22 및 23) 와 NMOS 트랜지스터 (21) 를 갖는다. 제어 회로 (30) 는 PMOS 트랜지스터 (32 및 33) 와 NMOS 트랜지스터 (31) 를 갖는다.

증폭기 (60) 의 비반전 입력 단자는 분압 회로 (50) 의 출력 단자에 접속되고, 반전 입력 단자는 기준 전압 입력 단자에 접속되고, 출력 단자는 센스 회로 (10) 의 입력 단자와 제어 회로 (20) 의 출력 단자와 제어 회로 (30) 의 출력 단자와 출력 트랜지스터 (40) 의 게이트에 접속된다. 출력 트랜지스터 (40) 의 소스 및 백 게이트는 전원 단자에 접속되고, 드레인은 볼티지 레귤레이터의 출력 단자에 접속된다. 분압 회로 (50) 는 볼티지 레귤레이터의 출력 단자와 접지 단자 사이에 형성된다.

센스 트랜지스터 (11) 의 게이트는 증폭기 (60) 의 출력 단자에 접속되고, 소스 및 백 게이트는 전원 단자에 접속된다. NMOS 트랜지스터 (12) 의 게이트는 드레인과 NMOS 트랜지스터 (21) 의 게이트와 NMOS 트랜지스터 (31) 의 게이트와 센스 트랜지스터 (11) 의 드레인에 접속되고, 소스 및 백 게이트는 접지 단자에 접속된다. PMOS 트랜지스터 (22) 의 게이트는 드레인과 PMOS 트랜지스터 (23) 의 게이트와 NMOS 트랜지스터 (21) 의 드레인에 접속되고, 소스 및 백 게이트는 전원 단자에 접속된다. PMOS 트랜지스터 (23) 의 소스 및 백 게이트는 전원 단자에 접속되고, 드레인은 증폭기 (60) 의 출력 단자에 접속된다. NMOS 트랜지스터 (21) 의 소스 및 백 게이트는 접지 단자에 접속된다. PMOS 트랜지스터 (32) 의 게이트는 드레인과 PMOS 트랜지스터 (33) 의 게이트와 NMOS 트랜지스터 (31) 의 드레인에 접속되고, 소스 및 백 게이트는 전원 단자에 접속된다. PMOS 트랜지스터 (33) 의 소스 및 백 게이트는 전원 단자에 접속되고, 드레인은 증폭기 (60) 의 출력 단자에 접속된다. NMOS 트랜지스터 (31) 의 소스 및 백 게이트는 볼티지 레귤레이터의 출력 단자에 접속된다.

PMOS 트랜지스터 (22) 와 PMOS 트랜지스터 (23) 는 커런트 미러 접속된다. PMOS 트랜지스터 (32) 와 PMOS 트랜지스터 (33) 는 커런트 미러 접속된다. 출력 트랜지스터 (40) 와 센스 트랜지스터 (11) 는 커런트 미러 접속된다. 센스 트랜지스터 (11) 에 흐르는 전류를 흐르게 하는 NMOS 트랜지스터 (12) 와 NMOS 트랜지스터 (21) 와 NMOS 트랜지스터 (31) 는 커런트 미러 접속된다.

분압 회로 (50) 는 출력 전압 (Vout) 을 분압하여, 분압 전압 (Vfb) 을 출력한다. 증폭기 (60) 는 기준 전압 (Vref) 과 분압 전압 (Vfb) 을 비교하여, 출력 전압 (Vout) 이 일정해지도록 출력 트랜지스터 (40) 의 게이트 전압을 제어한다. 출력 트랜지스터 (40) 는 증폭기 (60) 의 출력 신호 및 전원 전압 (VDD) 에 기초하여 출력 전압 (Vout) 을 출력한다. 센스 회로 (10) 는 센스 트랜지스터 (11) 에 의해 출력 트랜지스터 (40) 의 출력 전류 (Iout) 를 센스한다. 출력 전류 (Iout) 가 최대 출력 전류 (Im) 가 되면, 제어 회로 (20) 는 NMOS 트랜지스터 (21) 에 흐르는 전류에 기초하여 출력 트랜지스터 (40) 가 오프되도록 동작한다. 출력 전류 (Iout) 가 최대 출력 전류 (Im) 가 되어 출력 전압 (Vout) 이 소정 전압 (Va) 이하가 되면, 출력 전류 (Iout) 가 단락시 출력 전류 (Is) 가 되도록, 제어 회로 (30) 는 NMOS 트랜지스터 (31) 에 흐르는 전류에 기초하여 출력 트랜지스터 (40) 가 추가로 오프되도록 동작한다.

다음으로, 볼티지 레귤레이터의 동작에 대해 설명한다. 도 2 는 볼티지 레귤레이터의 출력 전압 출력 전류 특성을 나타내는 도면이다.

출력 전압 (Vout) 이 소정 전압보다 높으면, 분압 전압 (Vfb) 이 기준 전압 (Vref) 보다 높아, 증폭기 (60) 의 출력 신호 (출력 트랜지스터 (40) 의 게이트 전압) 가 높아지고, 출력 트랜지스터 (40) 는 오프되어, 출력 전압 (Vout) 은 낮아진다. 또, 출력 전압 (Vout) 이 소정 전압보다 낮으면, 상기와 반대 동작을 하여, 출력 전압 (Vout) 은 높아진다. 즉, 출력 전압 (Vout) 이 일정해진다.

여기서, 볼티지 레귤레이터의 출력 단자와 접지 단자가 단락되면, 출력 전류 (Iout) 가 증가한다. 출력 전류 (Iout) 가 최대 출력 전류 (Im) 가 되면, 최대 출력 전류 (Im) 에 따라, 출력 트랜지스터 (40) 와 커런트 미러 접속되는 센스 트랜지스터 (11) 에 흐르는 전류가 많아지고, NMOS 트랜지스터 (12) 에 흐르는 전류도 많아진다. NMOS 트랜지스터 (12) 와 커런트 미러 접속되는 NMOS 트랜지스터 (21) 에 흐르는 전류도 많아지고, PMOS 트랜지스터 (22) 에 흐르는 전류도 많아진다. PMOS 트랜지스터 (22) 와 커런트 미러 접속되는 PMOS 트랜지스터 (23) 의 온 저항이 낮아지고, 출력 트랜지스터 (40) 의 게이트·소스간 전압이 낮아져, 출력 트랜지스터 (40) 가 오프된다. 따라서, 출력 전류 (Iout) 는 최대 출력 전류 (Im) 보다 많이 흐르지 않아, 출력 전압 (Vout) 이 낮아진다. 여기서, NMOS 트랜지스터 (21) 에 흐르는 전류에 의해, 출력 트랜지스터 (40) 의 게이트·소스간 전압이 낮아지고, 출력 트랜지스터 (40) 가 오프되어, 출력 전류 (Iout) 가 최대 출력 전류 (Im) 로 고정되므로, 최대 출력 전류 (Im) 는 NMOS 트랜지스터 (21) 에 흐르는 전류에 의해 결정된다.

출력 전압 (Vout) 이 낮아져, 소정 전압 (Va) 이하가 된다. 그러면, NMOS 트랜지스터 (31) 의 게이트·소스간 전압이 임계값 전압 (Vtn) 이상이 되고, NMOS 트랜지스터 (31) 는 온된다. 그러면, PMOS 트랜지스터 (32) 에 흐르는 전류가 많아지고, PMOS 트랜지스터 (32) 와 커런트 미러 접속되는 PMOS 트랜지스터 (33) 의 온 저항이 낮아지고, 출력 트랜지스터 (40) 의 게이트·소스간 전압이 더욱 낮아져, 출력 트랜지스터 (40) 가 추가로 오프된다. 따라서, 출력 전류 (Iout) 가 적어져, 단락시 출력 전류 (Is) 가 된다. 이 단락시 출력 전류 (Is) 는 NMOS 트랜지스터 (31) 에 흐르는 전류에 의해 결정된다. 그 후, 출력 전압 (Vout) 이 낮아져 0 볼트가 된다. 여기서, NMOS 트랜지스터 (31) 에 흐르는 전류에 의해, 출력 트랜지스터 (40) 의 게이트·소스간 전압이 낮아지고, 출력 트랜지스터 (40) 가 오프되어, 출력 전류 (Iout) 가 단락시 출력 전류 (Is) 가 되므로, 단락시 출력 전류 (Is) 는 NMOS 트랜지스터 (31) 에 흐르는 전류에 의해 결정된다.

이와 같이 하면, 출력 트랜지스터 (40) 와 센스 트랜지스터 (11) 는 커런트 미러 접속되고, 또한 센스 트랜지스터 (11) 에 흐르는 전류를 흐르게 하는 NMOS 트랜지스터 (12) 와 NMOS 트랜지스터 (21) 와 NMOS 트랜지스터 (31) 는 커런트 미러 접속되므로, 이들 커런트 미러비에 기초하여, 저항의 저항값의 트리밍 공정 등이 없어도, NMOS 트랜지스터 (21) 및 NMOS 트랜지스터 (31) 에 흐르는 전류는 출력 트랜지스터 (40) 에 흐르는 출력 전류 (Iout) 에 대해 정확하게 설정된다. 즉, 최대 출력 전류 (Im) 및 단락시 출력 전류 (Is) 가 NMOS 트랜지스터 (21) 및 NMOS 트랜지스터 (31) 에 흐르는 전류에 의해 각각 결정되므로, 최대 출력 전류 (Im) 및 단락시 출력 전류 (Is) 는 출력 전류 (Iout) 에 대해 정확하게 설정된다.

또, 제어 회로 (20) 및 제어 회로 (30) 에 저항이 없기 때문에, 그 저항의 저항값의 트리밍 공정도 없다. 따라서, 그 트리밍 공정에서 사용되는 퓨즈도 없어지므로, 볼티지 레귤레이터의 면적이 작아진다.

또한, 도시되지 않았지만, PMOS 트랜지스터 (22) 와 PMOS 트랜지스터 (23) 는, 커런트 미러 접속되는 대신에, PMOS 트랜지스터 (22) 의 게이트에 선형 영역에서 동작하는 전압을 부여하는 회로로 변경해도 된다. PMOS 트랜지스터 (32) 와 PMOS 트랜지스터 (33) 도 동일하다.

또, NMOS 트랜지스터 (31) 의 백 게이트는 도 1 에서는 볼티지 레귤레이터의 출력 단자에 접속되어 있는데, 도시되지 않았지만 접지 단자에 접속되어도 된다. 그러면, NMOS 트랜지스터 (31) 가 온되기 어려워지고, 이에 따라 도 2 의 파형이 미조정된다.

<제 2 실시형태>

도 4 는 제 2 실시형태의 볼티지 레귤레이터의 회로도이다.

도 1 과의 차이는, PMOS 트랜지스터 (22) 를 삭제하고, PMOS 트랜지스터 (401, 402) 와 바이어스 전류원 (403) 을 추가한 점이다. 접속으로는, 바이어스 전류원 (403) 은, 일방은 접지 단자에 접속되고, 다른 일방은 PMOS 트랜지스터 (401) 의 드레인에 접속된다. PMOS 트랜지스터 (401) 는, 게이트 및 드레인은 PMOS 트랜지스터 (402) 의 게이트에 접속되고, 소스는 전원 단자에 접속된다. PMOS 트랜지스터 (402) 는, 드레인은 PMOS 트랜지스터 (23) 의 게이트 및 NMOS 트랜지스터 (21) 의 드레인에 접속되고, 소스는 전원 단자에 접속된다.

다음으로, 제 2 실시형태의 볼티지 레귤레이터의 동작에 대해 설명한다.

출력 전압이 일정할 때, 바이어스 전류원 (403) 에 의해 PMOS 트랜지스터 (401) 에 전류가 흐른다. PMOS 트랜지스터 (401) 와 PMOS 트랜지스터 (402) 는 커런트 미러를 구성하고 있기 때문에, PMOS 트랜지스터 (402) 에 전류가 흐르고, 노드 (411) 는 전원 전압 (VDD) 부근의 전압이 된다. 노드 (411) 가 전원 전압 (VDD) 부근의 전압이기 때문에, PMOS 트랜지스터 (23) 는 오프된 상태에 있다.

여기서, 볼티지 레귤레이터의 출력 단자와 접지 단자가 단락되면, 출력 전류 (Iout) 가 증가한다. 출력 전류 (Iout) 가 최대 출력 전류 (Im) 가 되면, 최대 출력 전류 (Im) 에 따라, 출력 트랜지스터 (40) 와 커런트 미러 접속되는 센스 트랜지스터 (11) 에 흐르는 전류가 많아지고, NMOS 트랜지스터 (12) 에 흐르는 전류도 많아진다. 그러면, NMOS 트랜지스터 (12) 와 커런트 미러 접속되는 NMOS 트랜지스터 (21) 에 흐르는 전류도 많아진다. 여기서, NMOS 트랜지스터 (21) 에 흐르는 전류가 PMOS 트랜지스터 (402) 에 흐르는 전류보다 많아지면, 노드 (411) 의 전압은 전원 전압 (VDD) 부근의 전압으로부터 접지 전압 (VSS) 부근의 전압으로 변화된다. 노드 (411) 가 접지 전압 (VSS) 부근의 전압이 되면 PMOS 트랜지스터 (23) 가 온되고, 출력 트랜지스터 (40) 의 게이트·소스간 전압이 낮아진다. 이렇게 하여 출력 트랜지스터 (40) 는 오프된다.

출력 트랜지스터 (40) 와 센스 트랜지스터 (11) 는 커런트 미러 접속되어 있다. 또한, NMOS 트랜지스터 (12) 와 NMOS 트랜지스터 (21) 는 커런트 미러 접속되어 있다. 이 때문에, NMOS 트랜지스터 (21) 에 흐르는 전류는 이들 커런트 미러비에 기초하여 출력 전류 (Iout) 에 대해 정확한 비로 설정할 수 있게 된다. 최대 출력 전류 (Im) 는 NMOS 트랜지스터 (21) 에 흐르는 전류와 PMOS 트랜지스터 (402) 에 흐르는 전류에 의해 결정된다. 이 때문에, 이 2 개의 전류값을 조절함으로써 용이하게 최대 출력 전류 (Im) 를 조절할 수 있게 된다.

이상 기재한 바와 같이, 제 2 실시형태의 볼티지 레귤레이터는, 최대 출력 전류 (Im) 를 NMOS 트랜지스터 (21) 에 흐르는 전류와 PMOS 트랜지스터 (402) 에 흐르는 전류에 의해 용이하게 설정 및 조절할 수 있게 된다.

<제 3 실시형태>

도 5 는 제 3 실시형태의 볼티지 레귤레이터의 회로도이다.

도 1 과의 차이는, PMOS 트랜지스터 (32, 33), NMOS 트랜지스터 (12) 를 삭제하고, NL 트랜지스터 (501) 를 추가한 점이다. 접속으로는, NL 트랜지스터 (501) 는, 게이트 및 드레인은 NMOS 트랜지스터 (21) 의 게이트 및 NMOS 트랜지스터 (31) 의 게이트에 접속되고, 소스는 접지 단자에 접속된다. NMOS 트랜지스터 (31) 는, 드레인은 NMOS 트랜지스터 (21) 의 드레인과 PMOS 트랜지스터 (22) 의 드레인 및 게이트에 접속되고, 소스는 출력 단자에 접속된다.

다음으로, 제 3 실시형태의 볼티지 레귤레이터의 동작에 대해 설명한다. NL 트랜지스터란 NMOS 트랜지스터와 비교하여 임계값이 낮은 트랜지스터를 가리킨다.

출력 전압 (Vout) 이 소정 전압보다 높으면, 분압 전압 (Vfb) 이 기준 전압 (Vref) 보다 높아, 증폭기 (60) 의 출력 신호 (출력 트랜지스터 (40) 의 게이트 전압) 가 높아져, 출력 트랜지스터 (40) 는 오프되고, 출력 전압 (Vout) 은 낮아진다. 또, 출력 전압 (Vout) 이 소정 전압보다 낮으면, 상기와 반대 동작을 하여, 출력 전압 (Vout) 은 높아진다. 즉, 출력 전압 (Vout) 이 일정해진다.

여기서, 볼티지 레귤레이터의 출력 단자와 접지 단자가 단락되면, 출력 전류 (Iout) 가 증가한다. 출력 전류 (Iout) 가 최대 출력 전류 (Im) 가 되면, 최대 출력 전류 (Im) 에 따라, 출력 트랜지스터 (40) 와 커런트 미러 접속되는 센스 트랜지스터 (11) 에 흐르는 전류가 많아진다. 그러면, NL 트랜지스터 (501) 에 흐르는 전류도 많아지고, 커런트 미러 접속되는 NMOS 트랜지스터 (21) 에 흐르는 전류도 많아진다. NMOS 트랜지스터 (21) 에 전류가 흐르면 PMOS 트랜지스터 (22) 에도 전류가 흐르고, 커런트 미러 접속되는 PMOS 트랜지스터 (23) 에도 전류가 흐른다. 이렇게 하여 출력 트랜지스터 (40) 의 게이트·소스간 전압이 낮아지고, 출력 트랜지스터 (40) 는 오프된다. 최대 출력 전류 (Im) 는 NMOS 트랜지스터 (21) 에 흐르는 전류에 의해 결정된다.

출력 전압 (Vout) 이 낮아져, 소정 전압 (Va) 이하가 된다. 그러면, NMOS 트랜지스터 (31) 의 게이트·소스간 전압이 임계값 전압 (Vtn) 이상이 되고, NMOS 트랜지스터 (31) 는 온된다. 그러면, PMOS 트랜지스터 (22) 에 흐르는 전류가 많아지고, PMOS 트랜지스터 (22) 와 커런트 미러 접속되는 PMOS 트랜지스터 (23) 의 온 저항이 낮아진다. 이렇게 하여 출력 트랜지스터 (40) 의 게이트·소스간 전압이 더욱 낮아지고, 출력 트랜지스터 (40) 가 추가로 오프된다. 출력 트랜지스터 (40) 가 추가로 오프되면 출력 전류 (Iout) 가 적어지고, 단락시 출력 전류 (Is) 까지 제한된다. 이 단락시 출력 전류 (Is) 는 NMOS 트랜지스터 (31) 에 흐르는 전류에 의해 결정할 수 있다. 그 후, 출력 전압 (Vout) 은 더욱 낮아져 0 볼트가 된다.

출력 트랜지스터 (40) 와 센스 트랜지스터 (11) 는 커런트 미러 접속되어 있다. 또한, NL 트랜지스터 (501) 와 NMOS 트랜지스터 (21) 와 NMOS 트랜지스터 (31) 는 커런트 미러 접속되어 있다. 이 때문에, NMOS 트랜지스터 (21) 및 NMOS 트랜지스터 (31) 에 흐르는 전류는 이들 커런트 미러비에 기초하여 출력 전류 (Iout) 에 대해 정확한 비로 설정할 수 있게 된다. 최대 출력 전류 (Im) 및 단락시 출력 전류 (Is) 는 NMOS 트랜지스터 (21) 및 NMOS 트랜지스터 (31) 에 흐르는 전류에 의해 결정된다. 이 때문에, 최대 출력 전류 (Im) 및 단락시 출력 전류 (Is) 는 출력 전류 (Iout) 에 대해 정확한 비로 설정할 수 있게 된다.

또, PMOS 트랜지스터 (32, 33) 를 삭제했기 때문에, 더욱 볼티지 레귤레이터의 면적을 작게 할 수 있다.

NL 트랜지스터 (501) 는, 출력 전류 (Iout) 가 최대 출력 전류 (Im) 가 되기 전에 출력 전압이 저하되는 것을 방지하기 위해 사용하고 있다. 출력 단자와 접지 단자가 단락되어 출력 전류 (Iout) 가 상승하면, 센스 트랜지스터 (11) 로 전류를 센스하여, 출력 트랜지스터 (40) 를 오프한다. 이 때, 최대 출력 전류 (Im) 이하라도 센스 트랜지스터 (11) 는 전류를 정확하게 검출하고, PMOS 트랜지스터 (23) 에 전류를 흐르게 한다. 이 때문에, 도 7 의 점선으로 나타내는 바와 같이, 최대 출력 전류 (Im) 에 도달하기 전에 출력 트랜지스터 (40) 를 오프시키는 동작이 개시되어, 출력 전압이 저하되는 것이다. 이것을 방지하기 위해서, NL 트랜지스터 (501) 와 NMOS 트랜지스터 (21) 의 임계값에 차이를 둠으로써 미러비를 다르게 하여, 최대 출력 전류 (Im) 이하에서는 동작하지 않도록 하고 있다.

또한, 도시되지는 않았지만, NL 트랜지스터 (501) 는 NMOS 트랜지스터를 사용해도 된다.

이상 기재한 바와 같이, 제 3 실시형태의 볼티지 레귤레이터는, 최대 출력 전류 (Im) 및 단락시 출력 전류 (Is) 를 NMOS 트랜지스터 (21) 및 NMOS 트랜지스터 (31) 에 흐르는 전류에 의해 설정 및 조절할 수 있게 된다. 또, 트랜지스터 수를 줄이기 위해 더욱 작은 면적으로 실현할 수 있게 된다.

<제 4 실시형태>

도 6 은 제 4 실시형태의 볼티지 레귤레이터의 회로도이다.

도 1 과의 차이는, PMOS 트랜지스터 (32, 33) 를 삭제하고, NMOS 트랜지스터 (601) 를 추가한 점이다. 접속으로는, NMOS 트랜지스터 (601) 는, 게이트 및 드레인은 NMOS 트랜지스터 (21) 의 소스에 접속되고, 소스는 접지 단자에 접속된다.

다음으로, 제 4 실시형태의 볼티지 레귤레이터의 동작에 대해 설명한다. NMOS 트랜지스터 (21) 의 소스에 NMOS 트랜지스터 (601) 를 추가함으로써 NMOS 트랜지스터 (12) 와 NMOS 트랜지스터 (21) 의 미러비를 다르게 할 수 있다. 이 미러비를 다르게 함으로써 최대 출력 전류 (Im) 이하에서 출력 전압이 저하되는 것을 방지할 수 있다. 또, NL 트랜지스터를 사용하지 않기 때문에 NL 트랜지스터용 마스크나 공정을 생략할 수 있어, 제조 비용을 삭감할 수 있다.

또, 도시되지는 않았지만, 추가로 미러비를 다르게 하기 위해 NMOS 트랜지스터 (12) 에 NL 트랜지스터를 사용해도 된다.

이상 기재한 바와 같이, 제 4 실시형태의 볼티지 레귤레이터는, 최대 출력 전류 (Im) 및 단락시 출력 전류 (Is) 를 NMOS 트랜지스터 (21) 및 NMOS 트랜지스터 (31) 에 흐르는 전류에 의해 설정 및 조절할 수 있게 된다. 또, NL 트랜지스터를 사용하지 않고 NMOS 트랜지스터 (12) 와 NMOS 트랜지스터 (21) 의 미러비를 다르게 하므로, 제조 비용을 삭감할 수 있다.

10: 센스 회로
20, 30: 제어 회로
40: 출력 트랜지스터
50: 분압 회로
60: 증폭기
403: 바이어스 전류원
501: NL 트랜지스터

Claims

일정한 출력 전압을 출력 단자로부터 출력하는 볼티지 레귤레이터로서,
기준 전압과 상기 출력 전압에 기초한 전압을 비교하여, 상기 출력 전압이 일정해지도록 출력 트랜지스터의 게이트 전압을 제어하는 증폭기와,
상기 증폭기의 출력 신호 및 전원 전압에 기초하여, 상기 출력 전압을 출력하는 상기 출력 트랜지스터와,
상기 출력 트랜지스터와 커런트 미러 접속되며, 상기 출력 트랜지스터의 출력 전류를 센스하는 센스 트랜지스터와,
상기 센스 트랜지스터에 흐르는 전류를 흐르게 하는 제 1 트랜지스터와 커런트 미러 접속되는 제 2 트랜지스터를 가지며, 상기 출력 전류가 최대 출력 전류가 되면, 상기 제 2 트랜지스터에 흐르는 전류에 기초하여 상기 출력 트랜지스터가 오프되도록 동작하는 제 1 제어 회로와,
상기 제 1 트랜지스터와 커런트 미러 접속되는 제 5 트랜지스터를 가지며, 상기 출력 전류가 상기 최대 출력 전류가 되어 상기 출력 전압이 소정 전압 이하가 되면, 상기 출력 전류가 단락시 출력 전류가 되도록, 상기 제 5 트랜지스터에 흐르는 전류에 기초하여 상기 출력 트랜지스터가 추가로 오프되도록 동작하는 제 2 제어 회로를 구비하는 것을 특징으로 하는 볼티지 레귤레이터.
제 1 항에 있어서,
상기 제 1 제어 회로는,
소스가 접지 단자에 접속되는 상기 제 2 트랜지스터와,
전원 단자와 상기 제 2 트랜지스터 사이에 형성되며, 순방향으로 다이오드 접속되는 제 3 트랜지스터와,
상기 제 3 트랜지스터와 커런트 미러 접속되고, 드레인이 상기 증폭기의 출력 단자에 접속되는 제 4 트랜지스터를 가지며,
상기 제 2 제어 회로는,
소스가 상기 출력 단자에 접속되는 상기 제 5 트랜지스터와,
상기 전원 단자와 상기 제 5 트랜지스터 사이에 형성되며, 순방향으로 다이오드 접속되는 제 6 트랜지스터와,
상기 제 6 트랜지스터와 커런트 미러 접속되고, 드레인이 상기 증폭기의 출력 단자에 접속되는 제 7 트랜지스터를 갖는 것을 특징으로 하는 볼티지 레귤레이터.
제 1 항에 있어서,
상기 제 1 제어 회로는,
소스가 접지 단자에 접속되는 상기 제 2 트랜지스터와,
전원 단자와 상기 제 2 트랜지스터 사이에 형성되며, 게이트에 선형 영역에서 동작하는 전압이 인가되는 제 3 트랜지스터와,
게이트가 상기 제 3 트랜지스터의 드레인과 접속되고, 드레인이 상기 증폭기의 출력 단자에 접속된 제 4 트랜지스터를 가지며,
상기 제 2 제어 회로는,
소스가 상기 출력 단자에 접속되는 상기 제 5 트랜지스터와,
상기 전원 단자와 상기 제 5 트랜지스터 사이에 형성되며, 게이트에 선형 영역에서 동작하는 전압이 인가되는 제 6 트랜지스터와,
게이트가 상기 제 6 트랜지스터의 드레인과 접속되고, 드레인이 상기 증폭기의 출력 단자에 접속된 제 7 트랜지스터를 갖는 것을 특징으로 하는 볼티지 레귤레이터.
제 1 항에 있어서,
상기 제 1 제어 회로는,
바이어스 전류원과,
전원 단자와 상기 바이어스 전류원 사이에 형성되며, 순방향으로 다이오드 접속되는 제 8 트랜지스터와,
상기 제 8 트랜지스터와 커런트 미러 접속되는 제 9 트랜지스터와,
소스가 접지 단자에 접속되는 상기 제 2 트랜지스터와,
상기 제 9 트랜지스터의 드레인에 게이트가 접속되고, 드레인이 상기 증폭기의 출력 단자에 접속되는 제 4 트랜지스터를 갖는 것을 특징으로 하는 볼티지 레귤레이터.
일정한 출력 전압을 출력 단자로부터 출력하는 볼티지 레귤레이터로서,
기준 전압과 상기 출력 전압에 기초한 전압을 비교하여, 상기 출력 전압이 일정해지도록 출력 트랜지스터의 게이트 전압을 제어하는 증폭기와,
상기 증폭기의 출력 신호 및 전원 전압에 기초하여, 상기 출력 전압을 출력하는 상기 출력 트랜지스터와,
상기 출력 트랜지스터와 커런트 미러 접속되며, 상기 출력 트랜지스터의 출력 전류를 센스하는 센스 트랜지스터와,
상기 센스 트랜지스터에 흐르는 전류를 흐르게 하는 제 1 트랜지스터와 커런트 미러 접속되는 제 2 트랜지스터와,
상기 제 1 트랜지스터와 커런트 미러 접속되는 제 5 트랜지스터를 가지며,
상기 출력 전류가 최대 출력 전류가 되면, 상기 제 2 트랜지스터에 흐르는 전류에 기초하여 상기 출력 트랜지스터가 오프되도록 동작하고,
상기 출력 전류가 상기 최대 출력 전류가 되어 상기 출력 전압이 소정 전압 이하가 되면, 상기 출력 전류가 단락시 출력 전류가 되도록, 상기 제 5 트랜지스터에 흐르는 전류에 기초하여 상기 출력 트랜지스터가 추가로 오프되도록 동작하는 제 1 제어 회로를 구비하는 것을 특징으로 하는 볼티지 레귤레이터.
제 5 항에 있어서,
상기 제 1 트랜지스터는 상기 제 2 트랜지스터 및 상기 제 5 트랜지스터보다 임계값이 낮은 트랜지스터를 구비하는 것을 특징으로 하는 볼티지 레귤레이터.
제 5 항 또는 제 6 항에 있어서,
접지 단자와 상기 제 2 트랜지스터 사이에, 순방향으로 다이오드 접속되는 제 10 트랜지스터를 구비하는 것을 특징으로 하는 볼티지 레귤레이터.