JP6253481B2

JP6253481B2 - ボルテージレギュレータ及びその製造方法

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Publication number: JP6253481B2
Application number: JP2014066926A
Authority: JP
Inventors: 照夫鈴木
Original assignee: Ablic Inc
Current assignee: Ablic Inc
Priority date: 2014-03-27
Filing date: 2014-03-27
Publication date: 2017-12-27
Anticipated expiration: 2034-03-27
Also published as: JP2015191345A

Description

本発明は、入力電圧を受けて一定の出力電圧Ｖｏｕｔを発生するボルテージレギュレータに関し、より詳しくはボルテージレギュレータの出力電圧精度に関する。

一般的にボルテージレギュレータは、電源電圧ＶＤＤを受けて出力端子に一定の出力電圧Ｖｏｕｔを発生する。ボルテージレギュレータは、負荷の変動に応じて電流を供給し、出力電圧Ｖｏｕｔを常に一定に保つ。

図２は、従来のボルテージレギュレータの回路図である。従来のボルテージレギュレータは、基準電圧回路１０３と、誤差増幅器１０４と、ＮＭＯＳトランジスタ１０９と、抵抗１０５、１０６と、容量３０１と、電源端子１０１と、グラウンド端子１００と、出力端子１０２を備えている。

基準電圧回路１０３の基準電圧Ｖｒｅｆが出力端子１０２の出力電圧Ｖｏｕｔを抵抗１０５、１０６で分圧した分圧電圧Ｖｆｂよりも大きい時、誤差増幅器１０４の出力は高くなりＮＭＯＳトランジスタ１０９のオン抵抗を低くさせる。そして、出力電圧Ｖｏｕｔを上昇させ、分圧電圧Ｖｆｂと基準電圧Ｖｒｅｆとが等しくなるように動作する。基準電圧Ｖｒｅｆが分圧電圧Ｖｆｂよりも小さい時は、誤差増幅器１０４の出力は低くなりＮＭＯＳトランジスタ１０９のオン抵抗を高くさせる。そして、出力電圧Ｖｏｕｔを低下させ、分圧電圧Ｖｆｂと基準電圧Ｖｒｅｆとが等しくなるように動作する。
ボルテージレギュレータは、常に、分圧電圧Ｖｆｂと基準電圧Ｖｒｅｆを等しく保つことで、一定の出力電圧Ｖｏｕｔを発生している（例えば、特許文献１図５参照）。

特開平５−１２７７６３号公報

しかしながら、従来のボルテージレギュレータでは、ＮＭＯＳトランジスタ１０９の基板電位が接地した時、基板効果によって抵抗１０５、１０６をトリミングする前後でＮＭＯＳトランジスタ１０９の閾値電圧が変わり出力電圧Ｖｏｕｔの精度が確保できないとう課題があった。
本発明は、上記課題に鑑みてなされ、任意の出力電圧を設定しても、出力電圧の精度を保つボルテージレギュレータを提供する。

従来の課題を解決するために、本発明のボルテージレギュレータは以下のような構成とした。
分圧電圧と基準電圧が入力される第一増幅段と、第一増幅段の出力電圧を増幅し出力トランジスタを制御する第二増幅段と、第二増幅段にバイアス電流を流す第一トランジスタと、第一増幅段と第二増幅段の間に設けられ、制御端子に入力される電圧に応じて抵抗値が調整される位相補償回路と、を有する誤差増幅回路と、テスト端子と、ゲートに定電圧が入力され、ソースがテスト端子に接続された第二のトランジスタと、入力が第二のトランジスタのドレインに接続され、出力が第一のトランジスタのゲートに接続されたカレントミラー回路と、を備る構成とした。

トリミングの前後で出力トランジスタの閾値が変化することを抑え、任意の出力電圧に設定しても出力電圧の精度を保つことができる。

本実施形態のボルテージレギュレータの回路図である。従来のボルテージレギュレータ回路の回路図である。

図１は、本実施形態のボルテージレギュレータの回路図である。
第一の実施形態のボルテージレギュレータは、基準電圧回路１０３と、誤差増幅器１０４と、抵抗１０５、１０６と、ＰＭＯＳトランジスタ１０７、１０８、１１１、１１２、２０３と、ＮＭＯＳトランジスタ１０９、１１３、１１４と、容量１１６と、可変抵抗２０１と、定電流回路２０２と、グラウンド端子１００と、電源端子１０１と、出力端子１０２と、入力端子１２０、１２１と、テスト端子１２２を備えている。

誤差増幅器１０４と、ＮＭＯＳトランジスタ１１３と、ＰＭＯＳトランジスタ１０７、１０８と、可変抵抗２０１と、容量１１６で２段構成の誤差増幅回路を構成する。また、可変抵抗２０１と容量１１６は、位相補償回路を構成する。可変抵抗２０１は、出力電圧Ｖｏｕｔに基づいた電圧が入力される制御端子を備えている。そして、可変抵抗２０１は、出力電圧Ｖｏｕｔに対して最適な位相補償が出来るような抵抗値に設定されるように構成されている。

テスト端子１２２は、抵抗１０５、１０６をトリミングする前の、出力端子１０２の電圧を測定するときに、設定すべき出力電圧Ｖｏｕｔと同じ電圧を入力するための端子である。そして、ボルテージレギュレータの最終形態では、テスト端子１２２は出力端子１０２と接続される。

本実施形態のボルテージレギュレータの接続について説明する。ＮＭＯＳトランジスタ１０９は、ドレインは電源端子１０１に接続され、ソースは出力端子１０２に接続され、バックゲートはグラウンド端子１００に接続される。抵抗１０５と抵抗１０６は、出力端子１０２とグラウンド端子１００の間に接続される。誤差増幅器１０４は、非反転入力端子は基準電圧回路１０３の正極が接続され、反転入力端子に抵抗１０５と１０６の接続点が接続され、出力端子はＮＭＯＳトランジスタ１１３のゲートに接続される。ＰＭＯＳトランジスタ１０７は、ドレインが誤差増幅器１０４の電流入力端子に接続され、ゲートは入力端子１２０に接続され、ソースは電源端子１０１に接続される。ＮＭＯＳトランジスタ１１３は、ドレインはＮＭＯＳトランジスタ１０９のゲートに接続され、ソースはグラウンド端子１００に接続される。直列に接続された可変抵抗２０１と容量１１６は、誤差増幅器１０４の出力端子とＮＭＯＳトランジスタ１１３のドレインの間に接続される。ＰＭＯＳトランジスタ１０８は、ゲートは入力端子１２０に接続され、ドレインはＮＭＯＳトランジスタ１１３のドレインに接続され、ソースは電源端子１０１に接続される。ＮＭＯＳトランジスタ１１４は、ゲートは入力端子１２１に接続され、ソースはテスト端子１２２に接続され、ドレインはＰＭＯＳトランジスタ１１２のドレインに接続される。ＰＭＯＳトランジスタ１１２は、ソースは電源端子１０１に接続され、ゲートとドレインが接続される。ＰＭＯＳトランジスタ２０３は、ゲートはＰＭＯＳトランジスタ１１２のゲートに接続され、ソースは電源端子１０１に接続される。定電流回路２０２は、ＰＭＯＳトランジスタ２０３のドレインとグラウンド端子１００の間に接続される。ＰＭＯＳトランジスタ１１１は、ドレインはＰＭＯＳトランジスタ１０８のゲートに接続され、ゲートはＰＭＯＳトランジスタ１１２のゲートに接続され、ソースは電源端子１０１に接続される。可変抵抗２０１は、制御端子はＰＭＯＳトランジスタ２０３のドレインと定電流回路２０２の接続点に接続される。入力端子１２０と１２１は、図示はしないが夫々バイアス回路に接続される。

次に、本実施形態のボルテージレギュレータの動作について説明する。ここで、本実施形態のボルテージレギュレータの最終形態である、テスト端子１２２と出力端子１０２が接続されているものとして説明する。

電源端子１０１に電源電圧ＶＤＤが入力されると、ボルテージレギュレータは、出力端子１０２から出力電圧Ｖｏｕｔを出力する。抵抗１０５と１０６は、出力電圧Ｖｏｕｔを分圧し、分圧電圧Ｖｆｂを出力する。誤差増幅器１０４は、基準電圧回路１０３の基準電圧Ｖｒｅｆと分圧電圧Ｖｆｂとを比較し、出力電圧Ｖｏｕｔが一定になるようＮＭＯＳトランジスタ１１３を介して、出力トランジスタとして動作するＮＭＯＳトランジスタ１０９のゲート電圧を制御する。入力端子１２０は、バイアス回路に接続され、ＰＭＯＳトランジスタ１０７およびＰＭＯＳトランジスタ１０８を介して、誤差増幅器１０４とＮＭＯＳトランジスタ１１３にバイアス電流を流す。

出力電圧Ｖｏｕｔを任意の値に設定するには、電源電圧ＶＤＤを入力後、出力電圧Ｖｏｕｔを測定し、その出力電圧Ｖｏｕｔを元に抵抗１０５、１０６をトリミングして抵抗値を調節することで任意の出力電圧Ｖｏｕｔを作り出すことができる。

出力電圧Ｖｏｕｔを低い電圧に設定した時、トリミング前と比べＮＭＯＳトランジスタ１１４のソース電圧も低くなる。そして、ゲートに入力端子１２１から出力電圧Ｖｏｕｔに依存しない定電圧が入力されるため、ＮＭＯＳトランジスタ１１４のドレイン電流が増加する。ＰＭＯＳトランジスタ１１２、１１１はカレントミラー回路を構成するため、ＮＭＯＳトランジスタ１１４のドレイン電流を受けて、ＰＭＯＳトランジスタ１１１のオン抵抗が小さくなり、ＰＭＯＳトランジスタ１０８のゲート電圧を電源電圧ＶＤＤに近づける。こうして、ＰＭＯＳトランジスタ１０８のオン抵抗が大きくなり、ＮＭＯＳトランジスタ１０９のゲート電圧を低下させる。ＮＭＯＳトランジスタ１０９のバックゲートは接地されているため、ゲート電圧の低下に伴いＮＭＯＳトランジスタ１０９の閾値電圧も下がり、トリミングの前後で変動したＮＭＯＳトランジスタ１０９の閾値を戻すことができる。

ＰＭＯＳトランジスタ２０３、１１２はカレントミラー回路を構成するため、ＮＭＯＳトランジスタ１１４のドレイン電流の増加を受けて、ＰＭＯＳトランジスタ２０３のドレイン電流も増加し、定電流回路２０２の電流を上回ると可変抵抗２０１の抵抗値を切り替える。こうして、可変抵抗２０１と容量１１６で決まる位相補償のゼロ点の周波数を変化させ、ボルテージレギュレータの安定性を改善し出力電圧Ｖｏｕｔの精度を向上させることができる。

出力電圧Ｖｏｕｔを高い電圧に設定した時、トリミング前と比べＮＭＯＳトランジスタ１１４のソース電圧も高くなる。そして、ゲートに出力電圧Ｖｏｕｔに依存しない定電圧が入力されるため、ＮＭＯＳトランジスタ１１４のドレイン電流を減少させ、ＮＭＯＳトランジスタ１０９のゲート電圧を上昇させる。ＮＭＯＳトランジスタ１０９のバックゲートは接地されているため、ゲート電圧の上昇に伴いＮＭＯＳトランジスタ１０９の閾値電圧が上がり、トリミングの前後で変動したＮＭＯＳトランジスタ１０９の閾値を戻すことができる。

ＰＭＯＳトランジスタ２０３、１１２はカレントミラー回路を構成するため、ＮＭＯＳトランジスタ１１４のドレイン電流の減少を受けて、ＰＭＯＳトランジスタ２０３のドレイン電流も減少し、定電流回路２０２の電流を下回ると可変抵抗２０１の抵抗値を切り替える。こうして、可変抵抗２０１と容量１１６で決まる位相補償のゼロ点の周波数を変化させ、ボルテージレギュレータの安定性を改善し出力電圧Ｖｏｕｔの精度を向上させることができる。

ここで、トリミング前に出力電圧Ｖｏｕｔを測定したとき、可変抵抗２０１はトリミング前の出力電圧Ｖｏｕｔに応じた抵抗値になっているので、最適な位相補償回路になっていない。従って、トリミング後の出力電圧Ｖｏｕｔの精度を更に向上するためには、出力電圧Ｖｏｕｔを測定するとき、出力電圧Ｖｏｕｔの影響を受ける位相補償回路を、トリミング後の出力電圧Ｖｏｕｔで動作させる必要がある。そこで、本実施形態のボルテージレギュレータは、本来は出力端子１０２と接続すべきＮＭＯＳトランジスタ１１４のドレインをテスト端子１２２として外部に設けている。

本実施形態のボルテージレギュレータは、トリミング前の出力電圧Ｖｏｕｔを測定するとき、テスト端子１２２と出力端子１０２を接続せずに、以下のような工程とする。
電源電圧ＶＤＤを入力後、テスト端子１２２にトリミング後の出力電圧Ｖｏｕｔを入力すし、出力電圧Ｖｏｕｔを測定する。そして、測定した出力電圧Ｖｏｕｔを元に、抵抗１０５、１０６をトリミングして抵抗値を調節する。最後に、テスト端子１２２と出力端子１０２を接続する。

本実施形態のボルテージレギュレータは、以上説明したようなトリミング工程とすることで、トリミングの前後において、ＮＭＯＳトランジスタ１０９の閾値の変化を抑えることで出力電圧Ｖｏｕｔの精度を保ち、ゼロ点周波数を変えることで出力電圧Ｖｏｕｔの精度を向上することが出来る。

以上記載したように、本実施形態のボルテージレギュレータは、トリミングの前後で出力トランジスタの閾値が変化することを抑え、任意の出力電圧に設定しても出力電圧の精度を保つことができる。また、ゼロ点周波数を変えることで出力電圧Ｖｏｕｔの精度を向上させることができる。

１０３基準電圧回路
１０４誤差増幅器
２０２定電流回路

Claims

バックゲートが接地されたＮＭＯＳトランジスタで構成され、出力端子に出力電圧を出力する出力トランジスタと、
前記出力電圧を分圧した分圧電圧を出力する分圧抵抗と、
前記分圧電圧と基準電圧が入力される第一増幅段と、前記第一増幅段の出力電圧を増幅し前記出力トランジスタを制御する第二増幅段と、前記第二増幅段にバイアス電流を流す第一トランジスタと、前記第一増幅段と前記第二増幅段の間に設けられ、制御端子に入力される電圧に応じて抵抗値が調整される位相補償回路と、を有する誤差増幅回路と、
テスト端子と、
ゲートに定電圧が入力され、ソースが前記テスト端子に接続された第二のトランジスタと、
入力が前記第二のトランジスタのドレインに接続され、出力が前記第一のトランジスタのゲートに接続されたカレントミラー回路と、を備え、
前記テスト端子は、前記分圧抵抗をトリミングする前に、前記分圧抵抗をトリミング後に設定される出力電圧が入力される
ことを特徴とするボルテージレギュレータ。
前記テスト端子は、前記分圧抵抗をトリミングした後に前記出力端子と接続される、
ことを特徴とする請求項１に記載のボルテージレギュレータ。
ゲートが前記第二のトランジスタのドレインに接続された第三のトランジスタと、
前記第三のトランジスタのドレインに接続された定電流回路と、を備え、
前記第三のトランジスタのドレインと前記定電流回路の接続点が前記位相補償回路の制御端子に接続する、
ことを特徴とする請求項２に記載のボルテージレギュレータ。
バックゲートが接地されたＮＭＯＳトランジスタで構成され、出力端子に出力電圧を出力する出力トランジスタと、
前記出力電圧を分圧した分圧電圧を出力する分圧抵抗と、
前記分圧電圧と基準電圧が入力される第一増幅段と、前記第一増幅段の出力電圧を増幅し前記出力トランジスタを制御する第二増幅段と、前記第二増幅段にバイアス電流を流す第一トランジスタと、前記第一増幅段と前記第二増幅段の間に設けられ、制御端子に入力される電圧に応じて抵抗値が調整される位相補償回路と、を有する誤差増幅回路と、
テスト端子と、
ゲートに定電圧が入力され、ソースが前記テスト端子に接続された第二のトランジスタと、
入力が前記第二のトランジスタのドレインに接続され、出力が前記第一のトランジスタのゲートに接続されたカレントミラー回路と、を備えたボルテージレギュレータの製造方法であって、
前記テスト端子に前記分圧抵抗をトリミング後に設定される出力電圧を入力して、前記出力端子の出力電圧を測定する工程と、
測定した出力電圧に基づいて前記分圧抵抗をトリミングする工程と、
トリミング後に前記出力端子と前記テスト端子を接続する工程と、
を備えたことを特徴とするボルテージレギュレータの製造方法。