JP2005235932A - ボルテージレギュレータおよびその製造方法 - Google Patents

Abstract

【課題】 過電流保護が動作する負荷電流を正確に設定する電流保護回路を有するボルテージレギュレータの提供。
【解決手段】 過電流保護回路に測定回路１０２を追加し、過電流保護が機能する負荷電流Iproと比例する第一のＰＭＯＳセンストランジスタ１０６に流れる電流IsenseとＮＭＯＳトランジスタ１０８の閾値電圧Ｖｔｈ値を実測する。測定値を用いて、抵抗１０９のトリミングを行うことで、製造ばらつきによる過電流保護が機能する負荷電流Iproのばらつきを小さくすることができる。
【選択図】 図１

Description

この発明は、ボルテージレギュレータに関するものである。更に詳しくは、ボルテージレギュレータの過電流保護回路に関するものである。

従来のボルテージレギュレータの過電流保護回路の構成を図３に示す。基準電圧源１０１は一定電圧Ｖｒｅｆをエラーアンプ１０２の反転入力端子に供給している。エラーアンプ１０２の出力はＰＭＯＳ出力ドライバートランジスタ１０５のゲートと、過電流保護回路１０３の第一のＰＭＯＳセンストランジスタ１０６のゲートと、第二のＰＭＯＳセンストランジスタ１１５のゲートとＰＭＯＳトランジスタ１０７のドレインに接続される。ＰＭＯＳ出力ドライバートランジスタ１０５のソースは入力端子ＩＮに接続され、ドレインは出力端子ＯＵＴに接続されている。出力端子ＯＵＴには負荷抵抗１１４と容量１１３と抵抗１１１、１１２で構成される電圧分割回路１０４が接続されている。電圧分割回路１０４は出力電圧ＶＯＵＴを分割した電圧をエラーアンプの非反転入力端子に供給している。

過電流保護回路１０３は第一のＰＭＯＳセンストランジスタ１０６と第二のＰＭＯＳセンストランジスタ１１５、ＰＭＯＳトランジスタ１０７とＮＭＯＳトランジスタ１０８と抵抗１０９、１１０、第一のＰＭＯＳレベルシフタ１２０、第二のＰＭＯＳレベルシフタ１１９、第三のＰＭＯＳレベルシフタ１１８、カレントミラー回路を構成しているＮＭＯＳトランジスタ１１６と１１７で構成されている。ここで、ＰＭＯＳ出力ドライバートランジスタ１０５は、ボルテージレギュレータの負荷電流Ioutを監視する第一のＰＭＯＳセンストランジスタ１０６の数倍（例えば１０００００倍）のゲート幅を有し、第一のＰＭＯＳセンストランジスタ１０６及び第二のＰＭＯＳセンストランジスタ１１５とミラー関係に設計されている。

負荷１１４にＰＭＯＳ出力ドライバートランジスタ１０５が供給する負荷電流Ioutが少ない場合は、第一のＰＭＯＳセンストランジスタ１０６に流れる電流Isenseも比例して小さいため、抵抗１０９の両端に生じる電圧差も小さく、ＮＭＯＳトランジスタ１０８は非導通状態である。したがってＮＭＯＳトランジスタ１０８に電流が流れないため、抵抗１１０の両端には電圧差は発生しないので、ＰＭＯＳトランジスタも非導通状態である。
ところが、負荷１１４にＰＭＯＳ出力ドライバートランジスタ１０５が供給する負荷電流Ioutが増大すると、第一のＰＭＯＳセンストランジスタ１０６に流れる電流Isenseも比例して増大し、抵抗１０９の両端に生じる電圧差が大きくなるため、ＮＭＯＳトランジスタ１０８は導通状態となる。ＮＭＯＳトランジスタ１０８が導通状態となり、抵抗１１０の両端に生じる電圧差が大きくなるとＰＭＯＳトランジスタ１０７が導通し、ＰＭＯＳ出力ドライバートランジスタ１０５のゲート電圧を上昇させるため、ＰＭＯＳ出力ドライバートランジスタ１０５の駆動能力が低下し、出力電圧ＯＵＴが低下する。このようにして過負荷電流に対して素子が破壊されることを防止している。
特開２００３−２９８５６号公報（第１−６頁、第１図）

図３で示した回路では、第二のＰＭＯＳセンストランジスタ１１５と第一のＰＭＯＳレベルシフタ１２０、第二のＰＭＯＳレベルシフタ１１９、第三のＰＭＯＳレベルシフタ１１８、カレントミラー回路のＮＭＯＳトランジスタ１１６と１１７で構成する回路で、ＰＭＯＳ出力ドライバートランジスタ１０５と第一のＰＭＯＳセンストランジスタ１０６の動作状態を常に同じにして、両者に流れる電流の比は両者のトランジスタサイズ比で決定されるため、過電流保護が機能する負荷電流Iproを設定できる。

負荷１１４にＰＭＯＳ出力ドライバートランジスタ１０５が供給する電流と比例している第一のＰＭＯＳセンストランジスタ１０６に流れる電流Isenseにより抵抗１０９の両端に生じる電圧差がＮＭＯＳトランジスタ１０８の閾値電圧値Ｖｔｈを越えると、ＮＭＯＳトランジスタ１０８は導通状態となる。これにより、抵抗１１０の両端に電圧差が生じる、ＰＭＯＳトランジスタ１０７が導通し、ＰＭＯＳ出力ドライバートランジスタ１０５のゲート電圧を上昇させるため、ＰＭＯＳ出力ドライバートランジスタ１０５の駆動能力が低下し、出力電圧ＯＵＴが低下することで過電流保護が機能する。したがって、負荷電流と比例している第一のＰＭＯＳセンストランジスタ１０６に流れる電流IsenseとＮＭＯＳトランジスタ１０８の閾値電圧値Ｖｔｈに合せた、抵抗１０９の調整によって過電流保護が機能する負荷電流Iproを設定できる。

しかし、製品の製造ばらつきによって、ＮＭＯＳトランジスタ１０８の閾値電圧Ｖｔｈ値がばらついている。更に、ＰＭＯＳ出力ドライバートランジスタ１０５と第一のＰＭＯＳセンストランジスタ１０６のサイズ比も製造ばらつきによってばらついているので、設定する過電流保護が機能する負荷電流Iproは目標負荷電流値Itypeより大きくばらついている。この様子を示したのが図４である。

本発明においては、図３で示した従来のボルテージレギュレータに、前記ボルテージレギュレータの要素となる素子を少なくとも1個含む測定回路を追加した。更に詳しく述べると、例えば前記測定回路を用いて、過電流保護が機能する負荷電流Iproと比例する第一のＰＭＯＳセンストランジスタ１０６に流れる電流Isenseの実質的な実測値とＮＭＯＳトランジスタ１０８の閾値電圧Ｖｔｈの実質的な実測値を用いて、抵抗１０９をトリミングすることで、設定する過電流保護が機能する負荷電流Iproの製造ばらつきによるばらつきを小さくする。

第一のＰＭＯＳセンストランジスタと同じサイズの第三のＰＭＯＳセンストランジスタと第四のＰＭＯＳレベルシフタを追加することで、第一のＰＭＯＳセンストランジスタと第三のＰＭＯＳセンストランジスタの動作状態を常に同じにし、両者に流れる電流が同じとなるようにする。更に、レイアウト上で第一のＰＭＯＳセンストランジスタと第三のＰＭＯＳセンストランジスタを隣接配置することで、製造ばらつきによる両者のサイズと特性の差異を最小にする。これによって、第三のＰＭＯＳセンストランジスタに流れる電流の測定によって負荷電流と比例する第一のＰＭＯＳセンストランジスタに流れる電流Isenseを得られる。

また、ＮＭＯＳトランジスタ１０８と同じサイズのＮＭＯＳトランジスタを追加し、レイアウト上で両者を隣接配置することによって、両者の閾値電圧Ｖｔｈ値の製造ばらつきによる差異を最小となるようにする。追加したＮＭＯＳトランジスタの閾値電圧Ｖｔｈ値を実測することによってＮＭＯＳトランジスタ１０８の閾値電圧Ｖｔｈ値を得られる。
これらの実測値を用いて、抵抗１０９のトリミング調整を行うことで、設定する過電流保護が機能する負荷電流Iproのばらつきを小さくする。

本発明で提案する回路で、過電流保護が機能する負荷電流Iproと比例する第一のＰＭＯＳセンストランジスタ１０６に流れる電流IsenseとＮＭＯＳトランジスタ１０８の閾値電圧Ｖｔｈ値を実質的に測定することができる。その実測値を用いて、抵抗１０９のトリミングを行うことで、設定する過電流保護が機能する負荷電流Iproの製造ばらつきによるばらつきを小さくすることができる。この様子を示したのが図５である。

本発明で提案する回路で、過電流保護が機能する負荷電流Iproが狙い通り正確に設定できるので、ボルテージレギュレータの過電流保護回路の性能向上に貢献している。

以下に、本発明の実施例を図面に基づいて説明する。

図１は本発明の実施例１のボルテージレギュレータである。測定回路２０１の追加以外は図３に示した従来回路と同様である。

測定回路２０１には図３に示した従来回路と同様である過電流保護回路１０３の第一のＰＭＯＳセンストランジスタ１０６と同じサイズの第三のＰＭＯＳセンストランジスタ２０２と第四のＰＭＯＳレベルシフタ２０３およびＮＭＯＳトランジスタ１０８と同じサイズのＮＭＯＳトランジスタ２０４とヒューズ２０５が付加されている。

第三のＰＭＯＳセンストランジスタ２０２のソースは第一のＰＭＯＳセンストランジスタ１０６のソース、第三のＰＭＯＳセンストランジスタ２０２のゲートは第一のＰＭＯＳセンストランジスタ１０６のゲートに接続されており、第三のＰＭＯＳセンストランジスタ２０２のドレインは第四のＰＭＯＳレベルシフタ２０３のソースに接続されている。第四のＰＭＯＳレベルシフタ２０３のゲートは第一、第二、第三のＰＭＯＳレベルシフタ１２０、１１９、１１８のゲートに接続されており、第四のＰＭＯＳレベルシフタ２０３のドレインはヒューズ２０５を介して測定端子ＴＥＳＴに接続されている。ＮＭＯＳトランジスタ２０４のゲートとドレインは共に測定端子ＴＥＳＴに接続されている。

第三のＰＭＯＳセンストランジスタ２０２と第一のＰＭＯＳセンストランジスタ１０６が同じトランジスタサイズで、両者のゲート−ソース電圧が等しいため、両者に流れる電流も等しくなる。第一のＰＭＯＳレベルシフタ１２０と第四のＰＭＯＳレベルシフタ２０３に流れる電流も等しくなる。よって、第一のＰＭＯＳレベルシフタ１２０と第四のＰＭＯＳレベルシフタ２０３のゲート−ソース間電圧も等しくなる。つまり、Ｃ点とＡ点の電圧はほぼ等しくなる。従って、第三のＰＭＯＳセンストランジスタ２０２と第一のＰＭＯＳセンストランジスタ１０６のソース−ドレイン間電圧も等しくなる、両者の動作状態が常に同じである。

レイアウト上で第一のＰＭＯＳセンストランジスタと第三のＰＭＯＳセンストランジスタを隣配置することで、製造ばらつきによる両者のサイズと特性の差異を最小にする。負荷電流Ioutと比例する第一のＰＭＯＳセンストランジスタに流れる電流Isenseと第三のＰＭＯＳセンストランジスタに流れる電流が常に等しいである。
レイアウト上でＮＭＯＳトランジスタ２０４とＮＭＯＳトランジスタ１０８を隣接配置することによって、両者の閾値電圧Ｖｔｈ値の製造ばらつきによる差異を最小となっている。

次に、過電流保護が機能する負荷電流Iproを設定する手順を図１を用いて説明する。

先ず、ＩＮ端子に入力電圧を印加し、負荷抵抗１１４に流れる負荷電流Ioutを過電流保護が機能する負荷電流Iproとなるように負荷抵抗１１４を調整する。次にＴＥＳＴ端子とグランドの間に電流計を挿入して第三のＰＭＯＳセンストランジスタ２０２に流れる電流Imを測定する。測定した電流Imは第一のＰＭＯＳセンストランジスタ１０６に流れる電流Isenseと等しいので、電流Imを過電流保護が機能する第一のＰＭＯＳセンストランジスタ１０６に流れる電流Isenseと判断する。

ＩＮ端子に入力電圧を印加しない状態で、ＴＥＳＴ端子に定電流を注入し、ＴＥＳＴ端子の電圧を測る。この測定した電圧値を用いて、ＮＭＯＳトランジスタ２０４のＶｔｈ値が計算できる。ＮＭＯＳトランジスタ１０８とＮＭＯＳトランジスタ２０４のＶｔｈ値がほぼ同じであるので、ＮＭＯＳトランジスタ２０４のＶｔｈ値をＮＭＯＳトランジスタ１０８のＶｔｈ値と判断する。

第一のＰＭＯＳセンストランジスタ１０６に流れる電流実測値ImとＮＭＯＳトランジスタ１０８の実測Ｖｔｈ値を用いて、抵抗１０９の狙い値を計算し、抵抗１０９をトリミングすることによって、過電流保護が機能する負荷電流Iproを正確に設定できる。

また、図１の測定回路２０１のＮＭＯＳトランジスタ２０４がない場合に、製造ばらつきによるＰＭＯＳ出力ドライバートランジスタ１０５と第一のＰＭＯＳセンストランジスタ１０６のサイズ比のばらつきがあるとしても、第一のＰＭＯＳセンストランジスタ１０６に流れる電流Isenseを測定するだけで、抵抗１０９のトリミングによって、過電流保護が機能する負荷電流Iproのばらつきを小さくする効果がある。

図２は本発明の実施例２のボルテージレギュレータである。測定回路２０１は図２で示した構成で、大きさは抵抗１０９と比例している抵抗２０６を抵抗１０９に隣接配置し抵抗２０６の一端をＮＭＯＳトランジスタ２０４のゲートに接続して、測定回路２０１を実回路と等価な過電流検出回路とする。この測定回路２０１の過電流保護が機能する負荷電
流Iproが目標負荷電流値Itypeとなる抵抗２０６の値に比例して抵抗１０９をトリミングすることで、同様な効果を得られることが明白である。

また、紙面の都合で詳細な説明は省略するが、本発明によると、ボルテージレギュレータの要素となる素子と等価な素子を少なくとも1個含む測定回路１０２を用いて、ボルテージレギュレータの種々の特性を調整して、高精度な高性能なボルテージレギュレータを実現することが出来る。

以上実施例を用いて本発明を説明したが、更に、本発明実施例は、過電流保護が機能する負荷電流Iproを設定した後、測定回路１０２をヒューズ２０５等により切断することによって、測定回路１０２をボルテージレギュレータから電気的に切り外し、ボルテージレギュレータの実動作に不要な電流を消費しない節電手段を有している。

本発明は集積回路の製造ばらつきによる製品ばらつきを小さくするもので、産業上の利用は可能である。

本発明の実施例１の過電流保護回路を有するボルテージレギュレータの回路図である。 本発明の実施例２の過電流保護回路を有するボルテージレギュレータの回路図である。 従来の過電流保護回路を有するボルテージレギュレータの回路図である。 従来の回路において、負荷電流と出力電圧の関係を示した図である。 本発明回路において、負荷電流と出力電圧の関係を示した図である。

符号の説明

１０１ 基準電圧源
１０２ エラーアンプ
１０３ 過電流保護回路
１０４ 電圧分割回路
１０５ ＰＭＯＳ出力ドライバートランジスタ
１０６ 第一のＰＭＯＳセンストランジスタ
１０７ ＰＭＯＳトランジスタ
１０８、１１６、１１７、２０４ ＮＭＯＳトランジスタ
１０９、１１０、１１１、１１２、２０６ 抵抗
１１３ コンデンサ
１１４ 負荷抵抗
１１５ 第二のＰＭＯＳセンストランジスタ
１１８ 第三のＰＭＯＳレベルシフタ
１１９ 第二のＰＭＯＳレベルシフタ
１２０ 第一のＰＭＯＳレベルシフタ
２０１ 測定回路
２０２ 第三のＰＭＯＳセンストランジスタ
２０３ 第四のＰＭＯＳレベルシフタ
２０５ ヒューズ

Claims (8)

1. ボルテージレギュレータにおいて、前記ボルテージレギュレータの要素となる素子を少なくとも1個含む測定回路を有し、前記測定回路の実測値を用いて、前記ボルテージレギュレータの要素をトリミングし、前記ボルテージレギュレータの特性を調節するボルテージレギュレータ。
2. 負荷電流を監視するセンストランジスタを有するボルテージレギュレータにおいて、過電流保護回路の要素となる素子の特性を測定するための回路を有し、素子特性の実測値を用いて、前記過電流保護回路をトリミングすることで、過電流保護が動作する負荷電流を設定できることを特徴とする請求項１記載のボルテージレギュレータ。
3. 前記センストランジスタに流れる電流の実測値を用いて、過電流保護回路をトリミングすることで、過電流保護が動作する負荷電流を設定できることを特徴とする請求項２記載のボルテージレギュレータ。
4. 少なくとも前記ボルテージレギュレータの負荷電流と前記センストランジスタに流れる電流を測定し、この実測値を用いて、過電流保護回路をトリミングすることで、過電流保護が動作する負荷電流を設定できることを特徴とする請求項２記載のボルテージレギュレータ。
5. 過電流保護が機能する負荷電流を設定した後、ボルテージレギュレータの実動作に不要な電流を消費しない節電手段を有している請求項１記載のボルテージレギュレータ。
6. 第一の要素と第二の要素と測定要素を含むボルテージレギュレータにおいて、前記第一の要素と測定要素とを互いに近接して設け、前記測定要素の実測値を用いて前記第二の要素をトリミングしたことを特徴とするボルテージレギュレータ。
7. 過電流保護回路が前記第一の要素と前記第二の要素とを含むことを特徴とする請求項６に記載のボルテージレギュレータ。
8. 第一の要素と第二の要素と測定要素とを含むボルテージレギュレータの製造方法において、前記測定要素の特性を測定する工程と、前記測定した結果に基づいて前記第二の要素をトリミングする工程を含むことを特徴とするボルテージレギュレータの製造方法。

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