KR20180111628A

KR20180111628A - 과전류 보호 회로 및 전압 레귤레이터

Info

Publication number: KR20180111628A
Application number: KR1020180035940A
Authority: KR
Inventors: 가오루 사카구치
Original assignee: 에이블릭 가부시키가이샤
Priority date: 2017-03-31
Filing date: 2018-03-28
Publication date: 2018-10-11
Anticipated expiration: 2038-03-28
Also published as: US20180287485A1; JP6785705B2; CN108693916A; TWI743334B; KR102390730B1; JP2018173868A; TW201837637A; CN108693916B; US10505438B2

Abstract

출력 트랜지스터의 출력 전류에 비례한 제1 센스 전류를 흐르게 하는 센스 트랜지스터와, 출력 트랜지스터의 입력 단자와 출력 단자 사이에 접속되어 제1 전류를 출력하는 전압 전류 변환 회로와, 제1 전류에 비례한 제1 전압을 출력하는 제1 전류 전압 변환 회로와, 제1 전압을 검출하여 출력 트랜지스터의 출력 전류에 의거한 제2 센스 전류를 출력하는 전압 검출 회로와, 제1 센스 전류와 제2 센스 전류가 흐르는 제2 전류 전압 변환 회로와, 제2 전류 전압 변환 회로가 출력하는 제2 전압에 의거하여 출력 트랜지스터의 출력 전류를 제한하는 전류 제한 회로를 구비한 과전류 보호 회로로 한다.

Description

과전류 보호 회로 및 전압 레귤레이터{OVERCURRENT PROTECTION CIRCUIT AND VOLTAGE REGULATOR}

본 발명은, 트랜지스터를 과전류로부터 보호하는 과전류 보호 회로 및 전압 레귤레이터에 관한 것이다.

도 7은, 종래의 과전류 보호 회로를 구비한 전압 레귤레이터의 회로도이다.

종래의 과전류 보호 회로를 구비한 전압 레귤레이터는, 전압 입력 단자(10)의 전압 Vin을 제어하여, 전압 출력 단자(11)의 전압 Vout이 미리 설정한 설정 전압값이 되도록, 제어용 트랜지스터(12)의 게이트가 트랜지스터 제어 회로(13)에 의해서 제어된다. 분압 저항 회로(14)는, 전압 Vout을 전압 Vp으로 분압하여 오차 증폭기(31)의 비반전 입력 단자에 출력한다. 오차 증폭기(31)는 분압 전압 Vp과 기준 전압원(32)이 출력하는 기준 전압 Vref과의 차이에 의거하여 제어용 트랜지스터(12)의 게이트 전압 Va을 출력한다.

과전류 보호 회로(15)는, 제어용 트랜지스터(12)에 흐르는 전류를 제한하도록 동작한다. 구체적인 동작은 다음과 같다.

전압 출력 단자(11)에 접속된 부하에 단락 고장이 발생하면, 전압 Vout은 0 V가 되고, 제어용 트랜지스터(12)의 출력 전류 Iout가 증가한다. 트랜지스터(41)는, 출력 전류 Iout에 비례한 센스 전류를 저항(42)에 흐르게 한다. 저항(42)의 양단에서 발생한 전압이 인버터 회로(43)의 임계값 전압에 도달하면, 인버터 회로(43)는 트랜지스터(44)를 온 한다. 트랜지스터(44)가 온 하면, 제어용 트랜지스터(12)의 게이트 전압 Va이 제어되고, 제어용 트랜지스터(12)의 출력 전류 Iout가 제한된다. 또, 전압 Vin이 높아지면, 저항(45)에 흐르는 전류는 증가한다. 트랜지스터(46, 47)로 구성된 커런트 미러는, 저항(45)에 흐르는 전류에 비례한 전류를 저항(42)에 흐르게 한다. 따라서, 전압 Vin이 높으면 저항(42)에서 발생하는 전압이 높아지고, 전압 Vin이 낮을 때에 비해, 작은 센스 전류로 저항(42)의 양단에서 발생하는 전압이 인버터 회로(43)의 임계값 전압에 도달한다. 그 때문에, 전압 Vin이 높을수록, 제어용 트랜지스터(12)의 출력 전류 Iout는 보다 작게 제한된다(예를 들면, 특허 문헌 1 참조).

일본 특허 공개 제2008-117176호 공보

그러나, 종래의 과전류 보호 회로에서는, 전압 Vin이 높은 경우의 제어에 대해서는 고려되어 있지 않았다. 또, 종래의 과전류 보호 회로는, 전압 Vin이 높을 때에 저항(45)에 흐르는 전류에 의해서 출력 전류 Iout를 제한하기 때문에, 제한하는 전류값은 저항(45)의 저항값의 편차의 영향을 받아버린다.

본 발명은 상기 과제를 감안하여 이루어지고, 제어 트랜지스터에 발생하는 과전력을 정확하게 검출하여 전류 제한이 가능한 과전류 보호 회로 및 전압 레귤레이터를 제공하는 것을 목적으로 한다.

종래의 과제를 해결하기 위해, 본 발명의 과전류 보호 회로는, 출력 트랜지스터의 출력 전류에 비례한 제1 센스 전류를 흐르게 하는 센스 트랜지스터와, 출력 트랜지스터의 입력 단자와 출력 단자의 사이에 접속되어 제1 전류를 출력하는 전압 전류 변환 회로와, 제1 전류에 비례한 제1 전압을 출력하는 제1 전류 전압 변환 회로와, 제1 전압을 검출하여 출력 트랜지스터의 출력 전류에 의거한 제2 센스 전류를 출력하는 전압 검출 회로와, 제1 센스 전류와 제2 센스 전류가 흐르는 제2 전류 전압 변환 회로와, 제2 전류 전압 변환 회로가 출력하는 제2 전압에 의거하여 출력 트랜지스터의 출력 전류를 제한하는 전류 제한 회로를 구비하였다.

본 발명의 과전류 보호 회로에 의하면, 출력 트랜지스터의 입력 단자와 출력 단자간에 접속된 전압 전류 변환 회로를 구비했기 때문에, 전압 전류 변환 회로가 출력하는 제1 전류에 의거하여 트랜지스터에 발생하는 과전력을 정확하게 검출할 수 있고, 그 과전력에 의거하여 출력 트랜지스터의 출력 전류의 제한이 가능해졌다.

도 1은 제1 실시 형태의 과전류 보호 회로를 구비한 전압 레귤레이터의 블록이다.
도 2는 제1 실시 형태의 과전류 보호 회로의 일례를 나타내는 회로도이다.
도 3은 제1 실시 형태의 과전류 보호 회로의 다른 예를 나타내는 회로도이다.
도 4는 제2 실시 형태의 과전류 보호 회로를 구비한 전압 레귤레이터의 블록도이다.
도 5는 제2 실시 형태의 과전류 보호 회로의 일례를 나타내는 회로도이다.
도 6은 제2 실시 형태의 과전류 보호 회로의 다른 예를 나타내는 회로도이다.
도 7은 종래의 과전류 보호 회로를 구비한 전압 레귤레이터의 회로도이다.

도 1은, 제1 실시 형태의 과전류 보호 회로를 구비한 전압 레귤레이터의 블록도이다.

제1 실시 형태의 과전류 보호 회로(100)를 구비한 전압 레귤레이터는, 오차 증폭기(110)와, 출력 트랜지스터(120)와, 과전류 보호 회로(100)를 구비하고 있다.

과전류 보호 회로(100)는, 센스 트랜지스터(121)와, 전압 전류 변환 회로(122)와, 전류 전압 변환 회로(123)와, 전압 검출 회로(124)와, 전류 전압 변환 회로(125)와, 전류 제한 회로(126)를 구비하고 있다.

출력 트랜지스터(120)는, 소스가 전압 레귤레이터의 입력 단자에 접속되고, 드레인이 전압 레귤레이터의 출력 단자에 접속되며, 게이트가 오차 증폭기(110)의 출력 단자에 접속된다. 출력 트랜지스터(120)는, 전압 레귤레이터의 출력 단자에 접속된 외부의 부하에 전류 Iout를 공급한다.

센스 트랜지스터(121)는, 소스와 게이트가 각각 출력 트랜지스터(120)의 소스와 게이트에 접속되고, 드레인이 전류 전압 변환 회로(125)에 접속된다. 센스 트랜지스터(121)는, 출력 트랜지스터(120)가 출력하는 전류 Iout에 비례한 센스 전류 Is1를 전류 전압 변환 회로(125)에 출력한다.

전압 전류 변환 회로(122)는, 전압 레귤레이터의 입력 단자와 출력 단자에 접속되고, 전압 Vin과 전압 Vout의 차이에 비례한 전류 I1를 전류 전압 변환 회로(123)에 출력한다. 전류 전압 변환 회로(123)는, 전류 I1에 비례한 전압 V1을 전압 검출 회로(124)에 출력한다. 전압 검출 회로(124)는, 전압 V1이 소정의 검출 전압 Vdet1 이상인 것을 검출하면, 출력 트랜지스터(120)가 출력하는 전류 Iout에 비례한 센스 전류 Is2를 전류 전압 변환 회로(125)에 출력한다. 전류 전압 변환 회로(125)는, 센스 트랜지스터(121)의 센스 전류 Is1와 전압 검출 회로(124)의 센스 전류 Is2가 입력되고, 그러한 전류에 비례한 전압 V2을 전류 제한 회로(126)에 출력한다. 전류 제한 회로(126)는, 전압 V2이 소정의 검출 전압 Vdet2 이상이 되면, 출력 트랜지스터(120)의 게이트 전압을 제어하고, 출력 전류 Iout를 원하는 제한 전류로 억제한다.

출력 트랜지스터(120)에는, 입력 단자의 전압 Vin과 출력 단자의 전압 Vout에 의해, 식 1로 표시되는 전력 P가 발생하고 있다.

P=(Vin-Vout)×Iout···(1)

센스 트랜지스터(121)에 흐르는 센스 전류 Is1는, 식 2로 표시된다.

Is1=A×Iout···(2)

전압 전류 변환 회로(122)가 출력하는 전류 I1는, 식 3으로 표시된다.

I1=B×(Vin-Vout)···(3)

전류 전압 변환 회로(123)가 출력하는 전압 V1은, 식 4로 표시된다.

V1=C×I1···(4)

전압 검출 회로(124)가 V1＞Vdet1일 때에 출력하는 센스 전류 Is2는, 식 5로 표시된다.

Is2=D×Iout···(5)

전류 전압 변환 회로(125)가 출력하는 전압 V2는, 식 6으로 표시된다.

V2=E×(Is1＋Is2)···(6)

여기서, A, B, C, D, E는 회로 상수로 정해지는 플러스의 상수이다.

＜입출력 전압차(Vin-Vout)가 작을 때의 제한 전류 Ilim값＞

전류 I1 즉 전압 V1이 검출 전압 Vdet1보다 작으면 전압 검출 회로(124)가 출력하는 센스 전류 Is2는 제로가 된다. 출력 트랜지스터(120)의 제한 전류 Ilim1는, 전압 V2이 검출 전압 Vdet2과 동일해지는 조건으로 정해진다.

Ilim1=Vdet2/A/E···(7)

＜입출력 전압차(Vin-Vout)가 클 때의 제한 전류 Ilim값＞

전류 I1 즉 전압 V1이 검출 전압 Vdet1 이상이 되면, 전압 검출 회로(124)는 센스 전류 Is2를 흐르게 하기 시작한다. 이 때, 출력 트랜지스터(120)의 제한 전류 Ilim2는, 전압 V2이 검출 전압 Vdet2과 동일해지는 조건으로 정해진다.

Ilim2=Vdet2/(A＋D)/E······(8)

식 7과 식 8로부터, Ilim1＞Ilim2가 된다.

이상 설명한 것처럼, 과전류 보호 회로(100)를 이용하면, 입출력 전압차(Vin-Vout)가 커진 것을 검출하여 출력 전류 Iout를 제한할 수 있기 때문에, 과전력에 의한 출력 트랜지스터(120)의 열손상을 방지할 수 있고, 또한 전압 레귤레이터의 전류 출력 능력이 과잉으로 제한되는 것을 막을 수 있다.

도 2는, 제1 실시 형태의 과전류 보호 회로(100)의 일례를 나타내는 회로도이다.

설명의 형편상, 출력 트랜지스터(120)를 과전류 보호 회로(100)에 포함시켜 도시하고 있다.

전압 전류 변환 회로(122)는, 저항(140)과, PMOS 트랜지스터(141, 142)와, NMOS 트랜지스터(143, 144)를 구비하고 있다.

PMOS 트랜지스터(141)는 소스가 전압 레귤레이터의 출력 단자에 접속되고, 게이트와 드레인이 PMOS 트랜지스터(142)의 게이트, 및, NMOS 트랜지스터(143)의 드레인에 접속된다. NMOS 트랜지스터(143)는 소스가 접지 단자에 접속되고, 게이트가 NMOS 트랜지스터(144)의 게이트와 드레인, 및, PMOS 트랜지스터(142)의 드레인에 접속된다. NMOS 트랜지스터(144)는, 소스가 접지 단자에 접속된다. PMOS 트랜지스터(142)는, 소스가 저항(140)의 한쪽의 단자에 접속된다. 저항(140)의 다른쪽의 단자는, 전압 전류 변환 회로(122)의 출력 단자에 접속된다.

전류 전압 변환 회로(123)는 저항(150)을 구비하고 있다.

저항(150)은, 전류 전압 변환 회로(123)의 입출력 단자간에 접속된다.

전압 검출 회로(124)는, PMOS 트랜지스터(160, 161)를 구비하고 있다.

PMOS 트랜지스터(161)는, 게이트가 전압 검출 회로(124)의 입력 단자에 접속되고, 소스가 PMOS 트랜지스터(160)의 드레인에 접속되며, 드레인이 전압 검출 회로(124)의 출력 단자에 접속된다. PMOS 트랜지스터(160)는 게이트가 단자 Vctr에 접속되고 소스가 전압 레귤레이터의 입력 단자에 접속된다.

전류 전압 변환 회로(125)는, 저항(170)을 구비하고 있다.

저항(170)은, 한쪽의 단자가 전압 검출 회로(124)의 출력 단자와 전류 전압 변환 회로(125)의 출력 단자에 접속되고, 다른쪽의 단자가 접지 단자에 접속된다.

전류 제한 회로(126)는 NMOS 트랜지스터(180)와, 저항(181)과, PMOS 트랜지스터(182)를 구비하고 있다.

NMOS 트랜지스터(180)는, 게이트가 전류 제한 회로(126)의 입력 단자에 접속되고, 드레인이 저항(181)의 한쪽의 단자에 접속되며, 소스가 접지 단자에 접속된다. PMOS 트랜지스터(182)는, 게이트가 저항(181)의 한쪽의 단자에 접속되고, 소스가 전압 레귤레이터의 입력 단자에 접속되며, 드레인이 단자 Vctr에 접속된다.

전압 전류 변환 회로(122)에 있어서, NMOS 트랜지스터(143와 144)는, 커런트 미러를 구성하고 있다. NMOS 트랜지스터(143과 144)의 사이즈비와 PMOS 트랜지스터(141과 142)의 사이즈비가 동일한 경우, PMOS 트랜지스터(141과 142)의 게이트-소스간 전압 Vgs은 동일하다. 그 때문에, PMOS 트랜지스터(142)의 소스의 전압 Vom은, 전압 레귤레이터의 출력 단자의 전압 Vout과 일치한다. 저항(140과 150)의 직렬 저항의 양단에는 입출력 전압차(Vin-Vout)에 상당하는 전압이 인가되기 때문에, 전압 전류 변환 회로(122)가 출력하는 전류 I1는 입출력 전압차(Vin-Vout)에 비례한 전류값이 된다. 전류 전압 변환 회로(123)가 출력하는 전압 V1은 저항(150)에 양단에서 발생하고, 식 4에서 주어지는 대로이다. 저항(140과 150)의 저항값을 각각 R140, R150로 하면, 식 3의 상수 B는 1/(R140＋R150)과, 식 4의 상수 C는 저항값 R140과 각각 동일해진다.

입출력 전압차(Vin-Vout)가 작을 때, 전압 V1과 전압 Vin의 전압차가 작고, PMOS 트랜지스터(161)의 임계값에 이르지 않기 때문에, PMOS 트랜지스터(161)는 오프하고 있다. 그 경우, 저항(170)에 흐르는 것은 센스 전류 Is1만이 된다. 저항(170)의 저항값을 R170으로 하면, 식 6의 상수 E는 저항값 R170과 동일해진다.

저항(170)에서 발생하는 전압 V2이 NMOS 트랜지스터(180)의 임계값에 이르면, NMOS 트랜지스터(180)가 온하고, 저항(181)의 양단에 전압이 발생한다. 저항(181)의 양단에 전압이 PMOS 트랜지스터(182)의 임계값에 이르면, PMOS 트랜지스터(182)가 온 하여, 출력 트랜지스터(120)의 출력 전류 Iout가 제한된다. 이 때, 제한 전류 Ilim1는, 식 7로 표시된다.

입출력 전압차(Vin-Vout)가 클 때, 전압 V1과 전압 Vin의 전압차가 PMOS 트랜지스터(161)의 임계값에 이르면, PMOS 트랜지스터(161)가 온 한다. PMOS 트랜지스터(161)가 온 하면, PMOS 트랜지스터(160)에 의해 출력 트랜지스터(120)의 출력 전류에 비례한 센스 전류 Is2가 저항(170)에 흐른다. 이 때, 제한 전류 Ilim2는 식 8로 표시된다.

여기서, 전압 V1과 전압 Vin의 전압차는, 식 9에서 주어진다.

Vin-V1=R150/(R140＋R150)×(Vin-Vout)···(9)

동일한 제조 공정으로 모놀리식 IC상에 구성된 저항끼리의 저항값의 비는 정밀도가 높고, 저항값의 특성 편차의 영향을 거의 받지 않는다. 따라서, 전압 V1은 입출력 전압차(Vin-Vout)에 정밀하게 비례한 전압을 얻을 수 있다. PMOS 트랜지스터(161)가 온하기 시작하여 제한 전류가 Ilim1부터 Ilim2로 이행하기 시작하는 조건을 정밀하게 설정할 수 있다. 또, 식 9의 R150/(R140＋R150)는 저항의 사이즈 설정에 의해 용이하게 수치를 변경 가능하기 때문에, 제한 전류를 작게 하는 입출력 전압차(Vin-Vout) 조건을 자유롭게 설정할 수 있다.

이 예에서는, 검출 전압 Vdet1은 PMOS 트랜지스터(161)의 임계값에 의해서 정해지고, 또 검출 전압 Vdet2은 NMOS 트랜지스터(180)의 임계값에 의해서 정해진다. 또, 식 2의 상수 A는 출력 트랜지스터(120과 121)의 사이즈비에 의해서 정해지고, 또 식 5의 상수 D는 출력 트랜지스터(120과 160)의 사이즈비에 의해서 정해진다.

이와 같이, 과전류 보호 회로(100)를 이용하면, 입출력 전압차(Vin-Vout)가 커진 것을 검출하여 출력 전류 Iout를 제한할 수 있기 때문에, 과전력에 의한 출력 트랜지스터(120)의 열손상을 방지할 수 있고, 또한 전압 레귤레이터의 전류 출력 능력이 과잉으로 제한되는 것을 막을 수 있다.

도 3은, 제1 실시 형태의 과전류 보호 회로(100)의 다른 예를 나타내는 회로도이다.

도 3의 과전류 보호 회로에 있어서, 도 2와 동일한 개소에 대해서는 설명을 생략한다.

전압 전류 변환 회로(222)는, 저항(240)과, PMOS 트랜지스터(241, 242, 245)와, NMOS 트랜지스터(243, 244)를 구비하고 있다.

PMOS 트랜지스터(241, 242)와, NMOS 트랜지스터(243, 244)와, 저항(240)은, 도 2의 PMOS 트랜지스터(141, 142)와, NMOS 트랜지스터(143, 144)와, 저항(140)과 동일하게 접속된다. PMOS 트랜지스터(245)는, 게이트가 PMOS 트랜지스터(241, 242)의 게이트에 접속되고, 소스가 PMOS 트랜지스터(242)의 소스에 접속되며, 드레인이 저항(250)의 한쪽의 단자에 접속된다.

전류 전압 변환 회로(223)는 저항(250)을 구비하고 있다.

전압 검출 회로(224)는, PMOS 트랜지스터(260, 266, 267)와, NMOS 트랜지스터(261, 262, 263, 264)와, 기준 전압원(265)을 구비하고 있다.

PMOS 트랜지스터(260)는 소스가 전압 레귤레이터의 입력 단자에 접속되고, 게이트가 단자 Vctr에 접속되며, 드레인이 NMOS 트랜지스터(261)의 드레인과 게이트, 및, NMOS 트랜지스터(262)의 게이트에 접속된다. NMOS 트랜지스터(261, 262)의 소스는 접지 단자에 접속된다. NMOS 트랜지스터(262)는, 드레인이 NMOS 트랜지스터(263, 264)의 소스에 접속된다. NMOS 트랜지스터(263)는, 드레인이 PMOS 트랜지스터(266)의 드레인과 게이트, 및, PMOS 트랜지스터(267)의 게이트에 접속된다. NMOS 트랜지스터(264)는, 게이트가 기준 전압원(265)의 한쪽의 단자에 접속되고 드레인이 전압 레귤레이터의 입력 단자에 접속된다. PMOS 트랜지스터(266, 267)의 소스는 전압 레귤레이터의 입력 단자에 접속된다. PMOS 트랜지스터(267)는 드레인이 저항(170)의 한쪽의 단자에 접속된다.

전압 전류 변환 회로(222)의 동작은, PMOS 트랜지스터(245) 이외는 도 2의 전압 전류 변환 회로(122)와 동일하기 때문에 설명은 생략한다.

PMOS 트랜지스터(242와 245)에 흐르는 전류는, 입출력 전압차(Vin-Vout)에 비례한 전류값이 된다. PMOS 트랜지스터(242와 245)가 모두 포화 상태로 동작하고 있을 때, PMOS 트랜지스터(245)로부터 출력되는 전압 전류 변환 회로(222)의 출력 전류 I1는, 저항(240)에 흐르는 전류가 PMOS 트랜지스터(242와 245)의 사이즈비에 의해 분할된 전류값이 된다.

전류 전압 변환 회로(223)가 출력하는 전압 V1은 저항(250)에 양단에서 발생하고, 식 4에서 주어지는 대로이다. 저항(240)의 저항값을 R240로 하면, 식 3의 상수 B는 1/R240가 된다. 또, 저항(250)의 저항값을 R250로 하면, 식 4의 상수 C는 저항값 R250과 PMOS 트랜지스터(242와 245)의 사이즈비에 의존하여 정해진다.

입출력 전압차(Vin-Vout)가 작을 때, 전압 V1은 기준 전압원(265)이 출력하는 기준 전압 Vref보다 전압이 낮다. 기준 전압 Vref보다 전압 V1이 낮으면 NMOS 트랜지스터(263, 264)로 구성되는 차동쌍은, NMOS 트랜지스터(264) 쪽으로 전류를 흐르게 한다. 그러면, PMOS 트랜지스터(266, 267)로 구성되는 커런트 미러가 출력하는 센스 전류 Is2는 제로가 되고, 저항(170)에 흐르는 것은 센스 전류 Is1만이 된다. 도 2의 경우와 동일하게, 이 때, 제한 전류 Ilim1는 식 7로 표시된다.

입출력 전압차(Vin-Vout)가 클 때, 전압 V1이 기준 전압 Vref보다 높아지면, NMOS 트랜지스터(263, 264)로 구성되는 차동쌍은, NMOS 트랜지스터(263) 쪽으로 전류를 흐르게 한다. PMOS 트랜지스터(260)는 출력 트랜지스터(120)의 출력 전류에 비례한 전류를 NMOS 트랜지스터(261, 262)로 구성된 커런트 미러에 흐르게 하기 때문에, 결과적으로 센스 전류 Is2는 출력 트랜지스터(120)의 출력 전류에 비례한 전류가 된다. 도 2의 경우와 동일하게, 이 때, 제한 전류 Ilim2는 식 8로 표시된다.

여기서, 전압 V1은 식 10에서 주어진다.

V1=R250/R240×F×(Vin-Vout)···(10)

F는, PMOS 트랜지스터(242와 245)의 사이즈비에 의해 정해지는 상수이다. 저항비와 동일하게, 모놀리식 IC상에 구성된 트랜지스터끼리의 사이즈비는 정밀도가 높기 때문에, 전압 V1은 소자 특성의 편차의 영향을 거의 받지 않는다. 따라서, 전압 V1는 입출력 전압차(Vin-Vout)에 정밀하게 비례한 전압을 얻을 수 있다.

도 2의 전압 검출 회로(124)에서는, PMOS 트랜지스터의 임계값에 의해서 제한 전류를 작게 하는 입출력 전압차(Vin-Vout) 조건이 정해지기 때문에, 트랜지스터의 임계값의 온도 변화나 특성 편차의 영향을 받았다. 그러나, 도 3의 전압 검출 회로(224)에서는, 전압 V1과 기준 전압 Vref과의 비교에 의해서 제한 전류를 작게 하는 입출력 전압차(Vin-Vout) 조건이 정해지기 때문에, 전력 검출 정밀도를 더욱 높일 수 있다.

도 4는, 제2 실시 형태의 과전류 보호 회로(200)을 구비한 전압 레귤레이터의 블록도이다.

과전류 보호 회로(200)는, 제1 실시 형태의 과전류 보호 회로(100)와 전압 전류 변환 회로(322)에 오차 증폭기(110)의 출력 단자가 접속되는 점에서 상이하다. 전류 전압 변환 회로(323)는, 전류 전압 변환 회로(123)와 동일한 동작을 한다.

전압 전류 변환 회로(322)는, 출력 트랜지스터(120)의 출력 전류 Iout가 소정값 이하에서는, 출력 트랜지스터(120)의 출력 전류 Iout에 비례한 전류 I1를 출력하도록 동작한다. 따라서, 과전류 보호 회로(200)는, 과전류 보호 회로(100)와 비교하여, 전압 레귤레이터의 출력 단자에 접속되는 부하에 흐르는 전류가 적은 경우에 있어서, 전류 I1가 적게 되므로, 회로의 소비 전류가 적게 된다. 그 때문에, 제1 실시 형태의 효과에 더하여, 회로 전류를 억제하여 전압 레귤레이터를 저소비 전력화한다는 효과가 얻어진다.

도 5는, 제2 실시 형태의 과전류 보호 회로(200)의 일례를 나타내는 회로도이다.

여기에서는, 과전류 보호 회로(100)와 동일한 개소에 대해서는 설명을 생략한다.

전압 전류 변환 회로(322)는, PMOS 트랜지스터(310)와, NMOS 트랜지스터(311, 312)와, 저항(340)을 구비하고 있다.

PMOS 트랜지스터(310)는, 소스가 전압 레귤레이터의 입력 단자에 접속되고, 게이트가 단자 Vctr에 접속되며, 드레인이 NMOS 트랜지스터(311)의 게이트와 드레인, 및, NMOS 트랜지스터(312)의 게이트에 접속된다. NMOS 트랜지스터(311)는, 소스가 전압 레귤레이터의 출력 단자와 NMOS 트랜지스터(312)의 소스에 접속된다. NMOS 트랜지스터(312)는, 드레인이 저항(340)의 한쪽의 단자에 접속된다. 저항(340)은, 다른쪽의 단자가 저항(350)의 한쪽의 단자와 PMOS 트랜지스터(361)의 게이트에 접속된다.

전압 전류 변환 회로(323)는 저항(350)을 구비하고 있다.

전압 검출 회로(324)는, PMOS 트랜지스터(360, 361, 362)와 기준 전압원(363)을 구비하고 있다.

PMOS 트랜지스터(360)는 소스가 전압 레귤레이터의 입력 단자에 접속되고, 게이트가 단자 Vctr에 접속되며, 드레인이 PMOS 트랜지스터(361와 362)의 소스에 접속된다. PMOS 트랜지스터(361)는 드레인이 저항(170)의 한쪽의 단자에 접속된다. PMOS 트랜지스터(362)는, 게이트가 기준 전압원(363)의 한쪽의 단자에 접속되고, 드레인이 접지 단자에 접속된다. 기준 전압원(363)의 다른쪽의 단자는, 전압 레귤레이터의 입력 단자에 접속된다.

PMOS 트랜지스터(310)는 출력 트랜지스터(120)의 출력 전류 Iout에 비례한 전류를 NMOS 트랜지스터(311)에 흐르게 한다. NMOS 트랜지스터(311, 312)는 커런트 미러를 구성하고 있고, 저항(340, 350)에 출력 전류 Iout에 비례한 전류를 흐르게 한다.

출력 전류 Iout가 작을 때에는, 저항(350)의 양단에 발생하는 전압, 즉, 전압 Vin과 전압 V1의 전압차는 작아진다. 기준 전압 Vref보다 전압 V1이 높으면 PMOS 트랜지스터(361, 362)로 구성되는 차동쌍은 PMOS 트랜지스터(362) 쪽에 전류를 흐르게 한다. PMOS 트랜지스터(361)가 출력하는 센스 전류 Is2는 제로가 되고, 저항(170)에 흐르는 것은 센스 전류 Is1만이 된다. 따라서, 출력 전류 Iout가 작을 때에는, 입출력 전압차(Vin-Vout)의 대소에 상관없이, 제한 전류 Ilim1는 식 7로 표시되는 값이 된다.

출력 전류 Iout가 클 때는, PMOS 트랜지스터(310)에 흐르는 전류가 커지기 때문에, NMOS 트랜지스터(312)의 온 저항이 작아진다. NMOS 트랜지스터(312)의 온 저항이 작아지면, NMOS 트랜지스터(312)의 드레인 전압 Vom은 출력 단자의 전압 Vout과 거의 동일해지고, 저항(350과 340)의 직렬 저항의 양단에는 입출력 전압차(Vin-Vout)에 상당하는 전압이 인가되기 때문에, 전압 전류 변환 회로(322)가 출력하는 전류 I1는 입출력 전압차(Vin-Vout)에 비례한 전류값이 된다. 그 때문에, 출력 전류 Iout가 클 때에는, 전압 전류 변환 회로(322)로부터는 식 3으로 표시되는 전류가 출력된다. 전류 전압 변환 회로(323)가 출력하는 전압 V1은 저항(350)에 양단에서 발생하고, 식 4에서 주어지는 대로이다.

출력 전류 Iout가 크고, 또한, 입출력 전압차(Vin-Vout)가 작을 때, 전압 V1은 기준 전압원(363)이 출력하는 기준 전압 Vref보다 전압이 높기 때문에, PMOS 트랜지스터(361, 362)로 구성되는 차동쌍은, PMOS 트랜지스터(362) 쪽에 전류를 흐르게 한다. 그러면, PMOS 트랜지스터(361)가 출력하는 센스 전류 Is2는 제로가 되고, 저항(170)에 흐르는 것은 센스 전류 Is1만이 된다. 이 때, 제한 전류 Ilim1는 식 7로 표시된다.

출력 전류 Iout가 크고, 또한, 입출력 전압차(Vin-Vout)가 클 때, 전압 V1은 기준 전압 Vref보다 낮아지기 때문에, PMOS 트랜지스터(361, 362)로 구성되는 차동쌍은, PMOS 트랜지스터(361) 쪽에 전류를 흐르게 한다. 그러면, PMOS 트랜지스터(361)는 PMOS 트랜지스터(360)로부터 공급되는 출력 전류 Iout에 비례한 전류를 센스 전류 Is2로서 출력한다. 이 때, 제한 전류 Ilim2는 식 8로 표시된다.

출력 트랜지스터(120)의 과전류를 제한하는 출력 전류 Iout에 대해서, 전류 I1를 확실히 출력할 수 있도록 PMOS 트랜지스터(310), NMOS 트랜지스터(311, 312), 및, 저항(340, 350)을 설계함으로써, 제1 실시 형태와 동일한 과전류 보호 동작이 가능해진다.

또, 전압 전류 변환 회로(322)는 출력 전류 Iout가 클 때만 회로 전류를 소비하는 구성이 된다. 그 때문에, 과전류 보호 회로(200)는 부하의 부하 전류가 작고, 출력 트랜지스터(120)의 출력 전류 Iout가 작을 때는 회로 전류를 적게 할 수 있다.

또한, 도 5의 과전류 보호 회로(200)에서는, 식 5의 상수 D는 출력 트랜지스터(120와 360)의 사이즈비에 의해서 정해진다.

도 6은, 제2 실시 형태의 과전류 보호 회로(200)의 다른 예를 나타내는 회로도이다.

도 6의 과전류 보호 회로(200)에 있어서, 제1 실시 형태, 제2 실시 형태와 동일한 개소에 대해서는 설명을 생략한다.

전압 전류 변환 회로(422)는, PMOS 트랜지스터(441, 442, 445, 446)와, NMOS 트랜지스터(443, 444)와 저항(440)을 구비하고 있다.

PMOS 트랜지스터(441)는, 소스가 전압 레귤레이터의 출력 단자에 접속되고, 게이트와 드레인이 PMOS 트랜지스터(442)의 게이트, 및, PMOS 트랜지스터(445)의 게이트, 및, NMOS 트랜지스터(443)의 드레인에 접속된다. NMOS 트랜지스터(443)는, 소스가 접지 단자에 접속되고 게이트가 NMOS 트랜지스터(444)의 게이트와 드레인, 및, PMOS 트랜지스터(442)의 드레인에 접속된다. NMOS 트랜지스터(444)는, 소스가 접지 단자에 접속된다. PMOS 트랜지스터(442)는, 소스가 저항(440)의 한쪽의 단자와 PMOS 트랜지스터(445)의 소스에 접속된다. 저항(440)의 다른쪽의 단자는, PMOS 트랜지스터(446)의 드레인에 접속된다. PMOS 트랜지스터(445)는, 드레인이 저항(250)의 한쪽의 단자와 NMOS 트랜지스터(263)의 게이트에 접속된다. PMOS 트랜지스터(446)는, 게이트가 단자 Vctr에 접속되고 소스가 전압 레귤레이터의 입력 단자에 접속된다.

PMOS 트랜지스터(441, 442, 445)와, NMOS 트랜지스터(443, 444)와, 저항(440)은, 전압 전류 변환 회로(222)와 동일한 구성으로, 동일하게 동작한다. PMOS 트랜지스터(446)는 출력 트랜지스터(120)의 출력 전류 Iout에 비례한 전류를 저항(440)에 흐르게 한다. 따라서, 저항(250)에는 출력 전류 Iout에 비례한 전류가 흐른다.

출력 전류 Iout가 작을 때에는 저항(250)의 양단에 발생하는 전압 V1은 낮아진다. 기준 전압 Vref보다 전압 V1이 낮으면 NMOS 트랜지스터(263, 264)로 구성되는 차동쌍은, NMOS 트랜지스터(264) 쪽에 전류를 흐르게 한다. 그러면, PMOS 트랜지스터(266, 267)로 구성되는 커런트 미러가 출력하는 센스 전류 Is2는 제로가 되고, 저항(170)에 흐르는 것은 센스 전류 Is1만이 된다. 따라서, 출력 전류 Iout가 작을 때에는, 입출력 전압차(Vin-Vout)의 대소에 상관없이, 전압 검출 회로(224)는 센스 전류 Is2를 출력하지 않기 때문에, 제한 전류는 식 7로 표시되는 값이 된다.

출력 전류 Iout가 클 때는, PMOS 트랜지스터(446)에 흐르는 전류가 커지기 때문에, PMOS 트랜지스터(446)의 온 저항이 작아진다. PMOS 트랜지스터(446)의 온 저항이 작아지면, PMOS 트랜지스터(446)의 드레인 전압 Vim은 입력 단자의 전압 Vin과 거의 동일해진다. 저항(440)의 양단에는 입출력 전압차(Vin-Vout)에 상당하는 전압이 인가되기 때문에, PMOS 트랜지스터(442와 445)에 흐르는 전류는, 입출력 전압차(Vin-Vout)에 비례한 전류값이 된다.

따라서, 출력 전류 Iout가 클 때는, 전압 전류 변환 회로(422)로부터는 식 3으로 표시되는 전류 I1가 출력된다.

전압 전류 변환 회로(223)는, 저항(250)에 양단에서 발생하는 식 4에서 주어지는 전압 V1을 출력한다. 저항(440)의 저항값을 R440로 하면, 식 3의 상수 B는 1/R440이 된다. 또, 저항(250)의 저항값을 R250로 하면, 식 4의 상수 C는 저항값 R250과 PMOS 트랜지스터(442와 445)의 사이즈비에 의존하여 정해진다.

출력 전류 Iout가 크고, 또한, 입출력 전압차(Vin-Vout)가 작을 때, 전압 V1은 기준 전압원(265)이 출력하는 기준 전압 Vref보다 전압이 낮다. 한편, 출력 전류 Iout가 크고, 또한, 입출력 전압차(Vin-Vout)가 클 때, 전압 Vin과 전압 V1의 전압차는 기준 전압 Vref보다 높아진다. 전압 V1의 높낮이에 따른 전압 검출 회로(224)의 동작은 도 3에서 설명한 대로이다.

출력 트랜지스터(120)의 과전류를 제한하는 출력 전류 Iout에 대해서, 전류 I1를 확실히 출력할 수 있도록 PMOS 트랜지스터(446), 저항(440)을 설계함으로써, 제1 실시 형태와 동일한 과전류 보호 동작이 가능해진다.

또, 제1 실시 형태의 전압 전류 변환 회로(122, 222)에서는, 입출력 전압차(Vin-Vout)가 클 때는 입력 단자와 접지 단자 사이에서 회로 전류가 흘러 버리는 데에 대하여, 제2 실시 형태의 전압 전류 변환 회로(422)는 출력 전류 Iout가 클 때만 회로 전류를 소비하는 구성이 된다. 그 때문에, 도 5의 과전류 보호 회로(200)와 동일하게 출력 전류 Iout가 작을 때에는 과전류 보호 회로(200)의 회로 전류를 억제할 수 있다.

이상 설명한 것처럼, 제2 실시 형태의 과전류 보호 회로(200)를 이용하면, 제1 실시 형태의 과전류 보호 회로(100)와 동일한 효과가 얻어지는 외, 저소비 전력인 과전류 보호 회로를 실현할 수 있다.

또한, 실시 형태에서 나타낸 구성에 한정되는 것은 아니고, 본 발명의 취지를 일탈하지 않는 범위에 있어서 여러 가지의 변경이 가능한 것은 말할 필요도 없다. 예를 들면, 저항은, 동일한 기능을 가지는 임피던스 소자로 구성해도 된다.

100, 200: 과전류 보호 회로 110: 오차 증폭기
122, 322: 전압 전류 변환 회로 123, 125, 323: 전류 전압 변환 회로
124: 전압 검출 회로 126: 전류 제한 회로

Claims

부하에 전류를 공급하는 출력 트랜지스터의 출력 전류에 비례한 제1 센스 전류를 흐르게 하는 센스 트랜지스터와,
상기 출력 트랜지스터의 입력 단자와 출력 단자 사이에 접속되어 제1 전류를 출력하는 전압 전류 변환 회로와,
상기 제1 전류에 비례한 제1 전압을 출력하는 제1 전류 전압 변환 회로와,
상기 제1 전압을 검출하여, 상기 출력 트랜지스터의 출력 전류에 의거한 제2 센스 전류를 출력하는 전압 검출 회로와,
상기 제1 센스 전류와 상기 제2 센스 전류가 흐르는 제2 전류 전압 변환 회로와,
상기 제2 전류 전압 변환 회로가 출력하는 제2 전압에 의거하여 상기 출력 트랜지스터의 출력 전류를 제한하는 전류 제한 회로를 구비한 과전류 보호 회로.
청구항 1에 있어서,
상기 전압 전류 변환 회로는,
상기 출력 트랜지스터의 입력 단자와 출력 단자의 전압차에 비례한 상기 제1 전류를 출력하는 것을 특징으로 하는 과전류 보호 회로.
청구항 1에 있어서,
상기 전압 전류 변환 회로는,
상기 출력 트랜지스터의 출력 전류가 작을 때에는, 상기 출력 트랜지스터의 출력 전류에 비례한 상기 제1 전류를 출력하는 것을 특징으로 하는 과전류 보호 회로.
청구항 1에 있어서,
상기 전압 전류 변환 회로는,
상기 출력 트랜지스터의 입력 단자와 출력 단자간의 전압차와 동일한 전압이 인가되는 제1 저항 소자를 구비하고,
상기 제1 저항 소자의 저항값에 반비례하는 제1 전류를 출력하고,
상기 제1 전류 전압 변환 회로는, 제2 저항 소자를 구비하고, 상기 제2 저항 소자의 저항값과 상기 제1 전류에 비례한 상기 제1 전압을 출력하는 것을 특징으로 하는 과전류 보호 회로.
청구항 2에 있어서,
상기 전압 전류 변환 회로는,
상기 출력 트랜지스터의 출력 전류가 작을 때에는, 상기 출력 트랜지스터의 출력 전류에 비례한 상기 제1 전류를 출력하는 것을 특징으로 하는 과전류 보호 회로.
청구항 2에 있어서,
상기 전압 전류 변환 회로는,
상기 출력 트랜지스터의 입력 단자와 출력 단자간의 전압차와 동일한 전압이 인가되는 제1 저항 소자를 구비하고,
상기 제1 저항 소자의 저항값에 반비례하는 제1 전류를 출력하고,
상기 제1 전류 전압 변환 회로는, 제2 저항 소자를 구비하고, 상기 제2 저항 소자의 저항값과 상기 제1 전류에 비례한 상기 제1 전압을 출력하는 것을 특징으로 하는 과전류 보호 회로.
청구항 3에 있어서,
상기 전압 전류 변환 회로는,
상기 출력 트랜지스터의 입력 단자와 출력 단자간의 전압차와 동일한 전압이 인가되는 제1 저항 소자를 구비하고,
상기 제1 저항 소자의 저항값에 반비례하는 제1 전류를 출력하고,
상기 제1 전류 전압 변환 회로는, 제2 저항 소자를 구비하고, 상기 제2 저항 소자의 저항값과 상기 제1 전류에 비례한 상기 제1 전압을 출력하는 것을 특징으로 하는 과전류 보호 회로.
청구항 1 내지 청구항 7 중 어느 한 항에 있어서,
상기 전압 검출 회로는,
상기 출력 트랜지스터의 출력 전류에 비례한 전류를 흐르게 하는 제３ 트랜지스터를 구비하고, 상기 제1 전압이 소정의 전압 이상인 것을 검출하면, 제３ 트랜지스터의 출력 전류에 비례한 제2 센스 전류를 출력하는 것을 특징으로 하는 과전류 보호 회로.
출력 전압을 출력하는 출력 트랜지스터와,
상기 출력 전압을 원하는 전압이 되도록 상기 출력 트랜지스터를 제어하는 오차 증폭기와,
청구항 1 내지 청구항 7 중 어느 한 항에 기재된 과전류 보호 회로를 구비한 것을 특징으로 하는 전압 레귤레이터.