JP6261343B2 - ボルテージレギュレータ - Google Patents

Description

本発明は、ボルテージレギュレータのアンダーシュート改善に関する。

図３に従来のボルテージレギュレータの回路図を示す。従来のボルテージレギュレータは、エラーアンプ１１０と、ＰＭＯＳトランジスタ１２０、２０１、２０４と、ＮＭＯＳトランジスタ２０２、２０３、２０５と、抵抗２３１、２３２、２３３、２３４と、コンパレータ２１０と、インバーター２１１と、オフセット電圧生成回路２１２と、電源端子１００と、グラウンド端子１０１と、基準電圧端子１０２と、出力端子１０３で構成されている。

エラーアンプ１１０にて、ＰＭＯＳトランジスタ１２０のゲートを制御することにより、出力端子１０８から出力電圧Ｖｏｕｔが出力される。出力電圧Ｖｏｕｔは、基準電圧端子１０２の電圧を抵抗２３１と抵抗２３２の合計抵抗値で割った値に、抵抗２３２の抵抗値を掛けた値となる。アンダーシュートが発生するとコンパレータ２１０は、分圧電圧Ｖｆｂにオフセット電圧生成回路２１２の電圧Ｖｏを加算した電圧と基準電圧ＶＲＥＦとを比較しており、分圧電圧ＶＦＢにオフセット電圧ＶＯを加算した電圧が基準電圧ＶＲＥＦよりも低くなるとハイを出力する。そして、ＮＭＯＳトランジスタ２０３をオンさせる。出力電流ＩＯＵＴが過電流ＩＬよりも少ないとＮＭＯＳトランジスタ２０２はオンし、ＰＭＯＳトランジスタ１２０のゲートをプルダウンして、出力電圧Ｖｏｕｔが高くなるように制御する。よって、アンダーシュートが改善され、ボルテージレギュレータのアンダーシュート特性が良くなる。（例えば、特許文献１参照）。

特開２０１０−１５２４５１号公報

しかしながら従来のボルテージレギュレータでは、アンダーシュートが発生しＰＭＯＳトランジスタ１２０をフルオンした状態から所定の出力電圧Ｖｏｕｔが出力されるように制御するのに時間がかかるという課題があった。また、アンダーシュートが発生しＰＭＯＳトランジスタをフルオンした状態から所定の出力電圧Ｖｏｕｔに制御している間、出力電流が超過して出力電圧Ｖｏｕｔが上昇するという課題もあった。

本発明は上記課題に鑑みてなされ、出力電圧Ｖｏｕｔにアンダーシュートが発生した後出力電圧Ｖｏｕｔが制御されるのに時間がかかり、出力電流が超過して出力電圧Ｖｏｕｔが上昇する事を防止するボルテージレギュレータを提供する。

従来の課題を解決するために、本発明のボルテージレギュレータは以下のような構成とした。
エラーアンプと、出力トランジスタを備えるボルテージレギュレータにおいて、ボルテージレギュレータの出力電圧を基にした電圧を感知し、出力電圧のアンダーシュート量に応じた電流を出力するアンダーシュート検出回路を備え、その電流に応じて出力トランジスタに流れる電流を増加させる。

本発明のボルテージレギュレータによれば、出力電圧にアンダーシュートが発生した後、速やか出力電圧を所定の電圧に制御する事が出来る。

本実施形態のボルテージレギュレータのブロック図である。 本実施形態のボルテージレギュレータの回路図である。 従来のボルテージレギュレータの回路図である。 本実施形態のボルテージレギュレータの他の例を示す回路図である。

以下、本実施形態について図面を参照して説明する。

図１は、本実施形態のボルテージレギュレータのブロック図である。本実施形態のボルテージレギュレータは、エラーアンプ１１０と、ＰＭＯＳトランジスタ１２０と、抵抗１３１、１３２、１３３と、アンダーシュート検出回路１３０と、Ｉ−Ｖ変換回路１３５と、電源端子１００と、グラウンド端子１０１と、基準電圧端子１０２と、出力端子１０３で構成されている。ＰＭＯＳトランジスタ１２０は出力トランジスタとして動作する。図２は、本実施形態のボルテージレギュレータの回路図である。アンダーシュート検出回路３０はＮＭＯＳトランジスタ１１３、１１４で構成されている。Ｉ−Ｖ変換回路１３５は、ＰＭＯＳトランジスタ１１１と、ＮＭＯＳトランジスタ１１２で構成されている。

次に本実施形態のボルテージレギュレータの接続について説明する。エラーアンプ１１０は、非反転入力端子は基準電圧端子１０２に接続され、反転入力端子は抵抗１３１と抵抗１３２の接続点に接続され、出力端子はＮＭＯＳトランジスタ１１２のゲートに接続される。抵抗１３１のもう一方の端子は出力端子１０３とＰＭＯＳトランジスタ１２０のドレインに接続される。ＮＭＯＳトランジスタ１１２は、ドレインはＰＭＯＳトランジスタ１１１のゲート及びドレインに接続され、ソースはグラウンド端子１０１に接続される。ＰＭＯＳトランジスタ１１１のソースは電源端子１００に接続される。ＰＭＯＳトランジスタ１２０は、ゲートはＰＭＯＳトランジスタ１１１のゲートに接続され、ソースは電源端子１００に接続される。ＮＭＯＳトランジスタ１１３は、ゲートは基準電圧端子１０２に接続され、ドレインはＰＭＯＳトランジスタ１１１のゲートに接続され、ソースはＰＭＯＳトランジスタ１１４のドレインに接続され、バックゲートはグラウンド端子１０１に接続される。ＰＭＯＳトランジスタ１１４は、ゲートは抵抗１３２と抵抗１３３の接続点に接続され、ソースはグラウンド端子１０１に接続される。抵抗１３３のもう一方の端子はグラウンド端子１０１に接続される。

動作について説明する。基準電圧端子１０２は基準電圧回路に接続され基準電圧Ｖｒｅｆが入力される。抵抗１３１と抵抗１３２、１３３は、出力端子１０３の電圧である出力電圧Ｖｏｕｔを分圧し、分圧電圧Ｖｆｂを出力する。エラーアンプ１１０は、基準電圧Ｖｒｅｆと分圧電圧Ｖｆｂとを比較し、出力電圧Ｖｏｕｔが一定になるようＮＭＯＳトランジスタ１１２のゲート電圧を制御する。出力電圧Ｖｏｕｔが狙い値よりも高いと、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなり、エラーアンプ１１０の出力信号（ＮＭＯＳトランジスタ１１２のゲート電圧）が低くなる。そして、ＮＭＯＳトランジスタ１１２に流れる電流を減少させる。ＰＭＯＳトランジスタ１１１とＰＭＯＳトランジスタ１２０はカレントミラー回路を構成しており、ＮＭＯＳトランジスタ１１２に流れる電流が減少するとＰＭＯＳトランジスタ１２０に流れる電流も減少する。ＰＭＯＳトランジスタ１２０に流れる電流と抵抗１３１、１３２、１３３の積によって出力電圧Ｖｏｕｔが設定されるため、ＰＭＯＳトランジスタ１２０に流れる電流が減少することで出力電圧Ｖｏｕｔが低くなる。

出力電圧Ｖｏｕｔが狙い値よりも低いと、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低くなり、エラーアンプ１１０の出力信号（ＮＭＯＳトランジスタ１１２のゲート電圧）が高くなる。そして、ＮＭＯＳトランジスタ１１２に流れる電流を増加させ、ＰＭＯＳトランジスタ１２０に流れる電流も増加させる。ＰＭＯＳトランジスタ１２０に流れる電流と抵抗１３１、１３２、１３３の積によって出力電圧Ｖｏｕｔが設定されるため、ＰＭＯＳトランジスタ１２０に流れる電流が増加することで出力電圧Ｖｏｕｔが高くなる。こうして、出力電圧Ｖｏｕｔが一定になるように制御される。
このように動作して、Ｉ−Ｖ変換回路１３５はエラーアンプ１１０の出力で制御される電流を基に出力トランジスタ１２０に流れる電流を制御している。

出力端子１０３にアンダーシュートが現れ、出力電圧Ｖｏｕｔが過渡的に小さくなる場合を考える。出力電圧Ｖｏｕｔを抵抗１３１、１３２と抵抗１３３で分圧した電圧をＶｕとする。出力電圧Ｖｏｕｔが過渡的に小さくなると、Ｖｕも小さくなりＰＭＯＳトランジスタ１１４をオンさせ電流を流す。ＮＭＯＳトランジスタ１１３のしきい値をＶｔｎ、ＰＭＯＳトランジスタ１１４のしきい値をＶｔｐとすると、Ｖｒｅｆ−（Ｖｔｎ＋｜Ｖｔｐ｜）≧Ｖｕの時ＰＭＯＳトランジスタ１１４をオンさせることができる。ＰＭＯＳトランジスタ１１１はＮＭＯＳトランジスタ１１２へ電流を流している。更にＰＭＯＳトランジスタ１１１は、エラーアンプ１１０の出力は変化しないためＰＭＯＳトランジスタ１１４がオンすることで、ＰＭＯＳトランジスタ１１４へも電流を流す事が必要になり、ＰＭＯＳトランジスタ１１１に流れる電流が増加する。ＰＭＯＳトランジスタ１１１に流れる電流が増加するためＰＭＯＳトランジスタ１２０へ流れる電流も増加する。こうして出力電圧Ｖｏｕｔがこれ以上低下しないように制御され、出力電圧Ｖｏｕｔのアンダーシュートの低下を止めることができる。

アンダーシュートが発生後、出力電圧Ｖｏｕｔが制御され高くなっていくと、ＰＭＯＳトランジスタ１１４に流れる電流も徐々に減少し、ＰＭＯＳトランジスタ１１１の電流も徐々に減少する。そして、通常の電流値へ戻り出力電圧Ｖｏｕｔが一定になるように制御される。この制御の間、ＰＭＯＳトランジスタ１２０はフルオンすることなく出力電圧Ｖｏｕｔを制御し続けるように動作する。このため、出力電圧Ｖｏｕｔは出力電流が超過して上昇することはなくアンダーシュートが解消された直後も安定的に制御できる。
このように動作して、Ｉ−Ｖ変換回路１３５はアンダーシュート検出回路１３０からの電流も基に出力トランジスタ１２０に流れる電流を制御している。

図４は、本実施形態のボルテージレギュレータの他の例を示す回路図である。Ｉ‐Ｖ変換回路１３５は、図２の回路とは異なる構成とした。即ち、Ｉ‐Ｖ変換回路１３５にカスコードトランジスタであるＰＭＯＳトランジスタ４０２を追加した。

ＰＭＯＳトランジスタ４０２は、ソースがＰＭＯＳトランジスタ１１１のドレインとＮＭＯＳトランジスタ１１３のドレインに接続され、ドレインがＰＭＯＳトランジスタ１１１のゲートとＰＭＯＳトランジスタ１２０のゲートとＮＭＯＳトランジスタ１１２のドレインとに接続される。

ＰＭＯＳトランジスタ４０２のゲートに入力されるカスコード電圧Ｖｃａｓは、ＰＭＯＳトランジスタ１１１のドレイン電圧をＰＭＯＳトランジスタ１１１が飽和動作可能な電圧であって、可能な限り高い電圧になるような電圧に設定する。このような構成にすると、ＮＭＯＳトランジスタ１１３のドレイン電圧が、図２の回路に比べてＰＭＯＳトランジスタ１１１のしきい値の絶対値分高くできる。従って、アンダーシュート検出回路１３０が動作可能な電源電圧は、ＰＭＯＳトランジスタ１１１のしきい値の絶対値分下げることができる。
以上説明したように、図４のボルテージレギュレータは、図２の回路より低い電源電圧まで動作させることができる、という効果がある。

なお、アンダーシュート検出回路１３０の構成として図２を用いて説明したが、この構成に限定することなく、アンダーシュートを感知しアンダーシュート量に応じた電流に応じ、出力トランジスタ１２０に流れる電流を増加させる構成であればどのような構成であってもよい。

以上説明したように、本実施形態のボルテージレギュレータは、出力電圧Ｖｏｕｔに発生したアンダーシュートの下降を止めることができ、アンダーシュートの下降を止めた後、出力電圧Ｖｏｕｔが過度に上昇することなく安定的に制御することができる。

１００ 電源端子
１０１ グラウンド端子
１０２ 基準電圧端子
１０３ 出力端子
１１０ エラーアンプ
１３０ アンダーシュート検出回路
１３５ Ｉ‐Ｖ変換回路

Claims (4)

1. エラーアンプと、出力トランジスタを備えるボルテージレギュレータにおいて、
   前記ボルテージレギュレータの出力電圧を基にした電圧を感知し、前記出力電圧のアンダーシュート量に応じた電流を出力するアンダーシュート検出回路と、
   前記エラーアンプの出力で制御される第一のトランジスタと、ゲート及びドレインが前記出力トランジスタのゲートと前記第一のトランジスタのドレインに接続され、前記第一のトランジスタに流れる電流と前記アンダーシュート検出回路から流れる電流を基にした電流を前記出力トランジスタに流す第二のトランジスタを備え、前記第一のトランジスタに流れる電流と前記アンダーシュート検出回路から流れる電流を基に前記出力トランジスタに流れる電流を制御するＩ−Ｖ変換回路と、
   前記アンダーシュート検出回路から流れる電流に応じて前記出力トランジスタに流れる電流を増加させる事を特徴とするボルテージレギュレータ。
2. 前記第一のトランジスタは、
   ゲートが前記エラーアンプの出力に接続され、ドレインが前記出力トランジスタのゲートに接続される事を特徴とする請求項１に記載のボルテージレギュレータ。
3. 前記アンダーシュート検出回路は、
   ゲートに出力電圧を基にした電圧が印加される第三のトランジスタと、
   ゲートが前記エラーアンプの非反転入力端子に接続され、ソースが前記第三のトランジスタのソースに接続され、ドレインが前記Ｉ−Ｖ変換回路に接続された第四のトランジスタと、を備える事を特徴とする請求項１または２に記載のボルテージレギュレータ。
4. 前記Ｉ−Ｖ変換回路は、
   前記第一のトランジスタと前記第二のトランジスタの間にカスコードトランジスタを備えた事を特徴とする請求項１から３のいずれかに記載のボルテージレギュレータ。

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