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JP7031983B2 - ボルテージレギュレータ - Google Patents

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Description

本発明は、ボルテージレギュレータに関する。
一般的なボルテージレギュレータは、過電流保護回路を備えているが、保護回路の精度が要求されるために、様々な発明が成されている（例えば特許文献１参照）。図４は、従来の過電流保護回路を備えたボルテージレギュレータを示す回路図である。
従来のボルテージレギュレータは、出力端子１０１の出力電圧に基づく帰還電圧と基準電圧が入力される誤差増幅回路１０２と、出力トランジスタ１０３と、過電流保護回路１０４と、を備えている。また、出力端子１０１には保護素子であるトランジスタ１０８を備えている。
過電流保護回路１０４は、出力トランジスタ１０３の出力電流を監視するセンストランジスタ１０５と、センストランジスタ１０５と出力トランジスタ１０３の動作状態を同じくするレベルシフトトランジスタ１０６と、センストランジスタ１０５と出力トランジスタ１０３のドレイン電圧が同じになるように、レベルシフトトランジスタ１０６のゲート電圧を制御する制御回路１０７と、を備えている。
従来のボルテージレギュレータは、上述のような回路構成にするよって、精度の良い過電流保護回路を実現している。
特開２００３－２９８５６号公報
図４のように構成された従来のボルテージレギュレータは、例えば、出力端子１０１に接続されるトランジスタ１０８のドレインのＮ型領域と、レベルシフトトランジスタ１０６のウェルのＮ型領域が存在すると、ＮＰＮの寄生バイポーラトランジスタを構成する可能性がある。
図５は、図４のトランジスタ１０５、１０６、１０８を含むデバイス断面構造の模式図である。ここで、レベルシフトトランジスタ１０６の配置によっては、トランジスタ１０８のドレインのＮ型領域５１をエミッタ、Ｐ型基板５０をベース、レベルシフトトランジスタ１０６のＮＷＥＬＬのＮ型領域５２、５３をコレクタとする寄生バイポーラトランジスタ５４が、コレクタ電流を流しやすい状態となる。
出力端子１０１は、負荷が地絡すると、負荷の状態によっては、負電圧になる可能性がある。即ち、ＮＭＯＳトランジスタ１０８のドレインのＮ型領域５１が負電圧になるので、寄生バイポーラ５４は、エミッタが負電圧になり、ベース電流及びコレクタ電流が流れる。このコレクタ電流は、センストランジスタ１０５のドレイン電流を引き抜くため、過電流保護回路１０４が正常に動作しなくなり、トランジスタ１０８に大きな電流が流れる。
上述の状態を回避するためには、トランジスタの距離を離すなどのレイアウト的制約を受けるので、レイアウトの複雑化やチップ面積増大などの課題があった。
本発明は、上記課題に鑑みてなされ、レイアウト的制約を受けず、出力端子地絡時の寄生バイポーラによる誤動作に対応した過電流保護回路を備えたボルテージレギュレータを提供する。
従来の課題を解決するため、本発明のボルテージレギュレータは、出力トランジスタが出力端子に出力する出力電圧に基づく電圧と基準電圧の差を増幅した電圧で、前記出力トランジスタのゲートを制御する誤差増幅回路と、前記出力トランジスタの過電流を検出すると、前記出力トランジスタのゲート電圧を制御して過電流を防止する過電流保護回路と、前記出力端子が負電圧になったときに、前記出力トランジスタのゲート電圧を制御して過電流を防止する保護回路と、を備え、前記保護回路は、前記出力トランジスタのゲートを制御するＭＯＳトランジスタと、前記ＭＯＳトランジスタのゲートに接続されたクランプ回路と、前記クランプ回路に接続されたＮ型領域を有する半導体素子と、前記出力端子に接続されたＮ型領域をエミッタ、Ｐ型基板をベース、前記半導体素子のＮ型領域をコレクタ、とする寄生バイポーラトランジスタと、を備えたことを特徴とする。
本発明のボルテージレギュレータは、負荷の地絡時に出力端子が負電圧になったときに過電流を防止する保護回路を備えたので、過電流保護回路はレイアウト的制約を受けずに構成することができる。
本発明の実施形態のボルテージレギュレータを示す回路図である。 本実施形態のボルテージレギュレータのデバイス断面構造の模式図である。 本実施形態のボルテージレギュレータの他の例を示す回路図である。 従来のボルテージレギュレータの構成を示す回路図である。 従来のボルテージレギュレータのデバイス断面構造の模式図である。
以下、本発明の実施形態について図面を参照して説明する。
図１は、本発明の実施形態のボルテージレギュレータを示す回路図である。
本発明の実施形態のボルテージレギュレータは、誤差増幅回路２と、出力トランジスタであるＰＭＯＳトランジスタ３、過電流保護回路４と、基準電圧回路５と、抵抗回路６と、保護回路７と、クランプ回路であるＮＭＯＳトランジスタ８と、出力端子１２を備えている。保護回路７は、ダイオード７１と、抵抗素子７２と、ＰＭＯＳトランジスタ７３と、を備えている。ＮＭＯＳトランジスタ８は、ＥＳＤ保護素子である。後述するが、保護回路７は、ＮＭＯＳトランジスタ８のドレイン領域を含めて構成される。
次に、本実施形態のボルテージレギュレータの接続について説明する。
誤差増幅回路２は、反転入力端子が基準電圧回路５の正極に接続され、非反転入力端子が抵抗回路６の出力端子に接続される。基準電圧回路５は、負極がグラウンド端子１０に接続される。ＰＭＯＳトランジスタ３は、ゲートが誤差増幅回路２の出力端子に接続され、ソースが電源端子１１に接続され、ドレインが出力端子１２に接続される。過電流保護回路４と保護回路７は、ＰＭＯＳトランジスタ３のゲートに接続される。抵抗回路６は、出力端子１２とグラウンド端子１０の間に接続される。ＮＭＯＳトランジスタ８は、ゲートとソースがグラウンド端子１０に接続され、ドレインが出力端子１２に接続される。
ダイオード７１は、カソードが抵抗７２の一方の端子に接続され、アノードがグラウンド端子１０に接続される。抵抗７２は、他方の端子が電源端子１１に接続される。ＰＭＯＳトランジスタ７３は、ゲートがダイオード７１のカソードに接続され、ソースが電源端子１１に接続され、ドレインがＰＭＯＳトランジスタ３のゲートに接続される。
次に、本実施形態のボルテージレギュレータの動作について説明する。
電源端子１１に電源電圧ＶＤＤが入力されると、ＰＭＯＳトランジスタ３は、出力端子１２から出力電圧Ｖｏｕｔを出力する。誤差増幅回路２は、基準電圧回路５の基準電圧Ｖｒｅｆと出力電圧Ｖｏｕｔに基づく帰還電圧を比較し、帰還電圧が基準電圧Ｖｒｅｆに近づくようＰＭＯＳトランジスタ３のゲート電圧を制御する。
出力端子１２に接続された負荷が短絡するなどしてＰＭＯＳトランジスタ３に過電流が流れると、過電流保護回路４は、ＰＭＯＳトランジスタ３のゲート電圧を高くすることによって過電流からＰＭＯＳトランジスタ３を保護する。この時、出力電圧Ｖｏｕｔが負電圧になると、上述したように、過電流保護回路１０４が正常に動作しなくなる可能性がある。
図２は、本実施形態のボルテージレギュレータの保護回路７のデバイス断面構造を含めた模式図である。ダイオード７１は、Ｐ型基板２０のＰ型領域と、Ｎ型領域２２、２３で構成される。ＮＭＯＳトランジスタ８は、Ｐ型基板２０上にＮ型領域２１のドレインを含んで構成される。
ここで、Ｎ型領域２１をエミッタ、Ｐ型基板２０をベース、Ｎ型領域２２、２３をコレクタとする寄生バイポーラトランジスタ２４が存在する。即ち、保護回路７は、ダイオード７１と抵抗素子７２とＰＭＯＳトランジスタ７３に加えて、寄生バイポーラトランジスタ２４で構成される。
次に、保護回路７の動作について説明する。
定常動作時において、出力端子１２の電圧Ｖｏｕｔは、所望の電圧になっているので、グラウンド端子１０の電圧よりも高い。寄生バイポーラトランジスタ２４は、ベースよりエミッタの電圧が高いので、ベース電流及びコレクタ電流は流れない。従って、ＰＭＯＳトランジスタ７３は、ゲートが電源端子１１の電圧ＶＤＤにクランプされるので、オフしている。
出力端子１２が負電圧になると、ＮＭＯＳトランジスタ８のドレインのＮ型領域２１が負電圧になるので、寄生バイポーラトランジスタ２４は、ベースよりエミッタの電圧が低くなり、ベース電流及びコレクタ電流が流れる。この寄生バイポーラトランジスタ２４のコレクタ電流が抵抗７２に流れると電圧降下が発生する。ＰＭＯＳトランジスタ７３は、ゲート電圧が低下してしきい値電圧に達すると、ドレイン電流をＰＭＯＳトランジスタ３のゲートに流し込み、ゲート電圧を上昇させる。従って、ＰＭＯＳトランジスタ３のゲートソース間電圧が抑制され、ＰＭＯＳトランジスタ３の過電流を防止することができる。
なお、ダイオード７１は、他の回路を構成するＮ型領域よりも、ＮＭＯＳトランジスタ８の近傍に配置すると良い。このように配置すると、寄生バイポーラトランジスタ２４の電流増幅率が高くなるため、保護回路７は、出力端子の負電圧に対する感度が上がる。
以上説明したように、本実施形態の保護回路７は、簡便な回路でありながら、出力端子１２が負電圧になったときに、出力トランジスタ３のゲート電圧を制御して、過電流を防止することが出来る。従って、過電流保護回路４が正常に動作しなくなった場合であっても、確実に過電流を防止することが出来る。従って、過電流保護回路４は、レイアウト的制約を受けることなく配置することが出来るので、レイアウトの複雑さや面積増大と言った課題を解決することが出来る。
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
例えば、クランプ回路である抵抗素子７２は、電流源や、ダイオード接続されたＭＯＳトランジスタを用いても良い。
また例えば、保護回路７のダイオード７１は、寄生バイポーラトランジスタ２４のコレクタとなるＮ型領域を備えていれば良いので、図３に示すようにＮＭＯＳトランジスタ７４に変えても良い。また、Ｎ型領域は、保護回路７のＮ型領域でなくても良い。また、寄生バイポーラトランジスタ２４のベースは、Ｐ型基板２０として説明したが、Ｐ型基板と異なる構造のＰ型領域であっても構わない。
また例えば、本実施形態のボルテージレギュレータは、抵抗回路６が出力電圧Ｖｏｕｔを分圧した帰還電圧を出力する構成としたが、出力電圧Ｖｏｕｔが誤差増幅回路２入力端子に入力される構成としてもよい。
２ 誤差増幅回路
４ 過電流保護回路
５ 基準電圧回路
７ 保護回路
２０ Ｐ型基板
２１、２２、２３ Ｎ型領域
２４ 寄生バイポーラトランジスタ

Claims (3)

  1. 出力トランジスタが出力端子に出力する出力電圧に基づく電圧と基準電圧の差を増幅した電圧で、前記出力トランジスタのゲートを制御する誤差増幅回路と、
    前記出力トランジスタの過電流を検出すると、前記出力トランジスタのゲート電圧を制御して過電流を防止する過電流保護回路と、
    前記出力端子が負電圧になったときに、前記出力トランジスタのゲート電圧を制御して過電流を防止する保護回路と、
    前記出力端子に接続されたＮ型領域を有する保護素子と、を備え、
    前記保護回路は、前記出力トランジスタのゲートを制御するＭＯＳトランジスタと、前記ＭＯＳトランジスタのゲートに接続されたクランプ回路と、前記クランプ回路に接続されたＮ型領域を有する半導体素子と、前記保護素子のＮ型領域をエミッタ、Ｐ型基板をベース、前記半導体素子のＮ型領域をコレクタ、とする寄生バイポーラトランジスタと、を備え、
    前記半導体素子は、前記保護素子の近傍に配置された
    ことを特徴とするボルテージレギュレータ。
  2. 前記クランプ回路は、抵抗素子、または電流源、またはダイオード接続されたＭＯＳトランジスタである
    ことを特徴とする請求項１に記載のボルテージレギュレータ。
  3. 前記Ｎ型領域を有する半導体素子は、ダイオード、またはトランジスタである
    ことを特徴とする請求項１または２に記載のボルテージレギュレータ。
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