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JP6311480B2 - 化合物半導体装置及びその製造方法 - Google Patents

化合物半導体装置及びその製造方法 Download PDF

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Description

本発明は、化合物半導体装置及びその製造方法等に関する。
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を有している。このため、これらの特性を利用して窒化物半導体を高耐圧及び高出力の半導体デバイスに適用することについて種々の検討が行われている。例えば、窒化物半導体の一種であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きい。このため、ＧａＮは、高い破壊電界強度を有しており、高電圧動作及び高出力を得る電源用の半導体デバイスの材料として極めて有望である。
窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えば、ＧａＮ系ＨＥＭＴでは、ＧａＮをチャネル層、ＡｌＧａＮをキャリア供給層として用いたＡｌＧａＮ／ＧａＮ−ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ−ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。そして、この歪みにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴは、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイス等として期待されている。
但し、結晶性が良好なＧａＮ基板を製造することは極めて困難である。このため、従来、主として、シリコン基板、サファイア基板及び炭化シリコン基板上方に、ＧａＮ層及びＡｌＧａＮ層等をヘテロエピタキシャル成長によって形成している。特にシリコン基板は、大口径で高品質のものを低コストにて入手しやすい。このため、シリコン基板上方にチャネル層及びキャリア供給層を成長させた構造についての研究が盛んに行われている。
しかしながら、シリコン基板等の半導体基板を用いた従来のＧａＮ系ＨＥＭＴでは、ドレイン電極と半導体基板との間を流れるリーク電流の抑制が困難である。このリーク電流により、当該ＨＥＭＴの最大動作電圧（最大動作耐圧）が制限される。
特開２００９−２６９７５号公報 特開平１−９６９６４号公報
本発明の目的は、ドレイン電極と半導体基板との間を流れるリーク電流を抑制することができる化合物半導体装置及びその製造方法等を提供することにある。
化合物半導体装置の一態様には、半導体基板と、前記半導体基板上方の窒化物半導体のチャネル層と、前記チャネル層上方の窒化物半導体のキャリア供給層と、前記キャリア供給層の上方のゲート電極、ソース電極及びドレイン電極と、が含まれている。前記半導体基板は、不純物を含有する不純物含有領域を有し、前記半導体基板は、シリコン基板又は炭化シリコン基板であり、前記不純物が形成する準位は、前記半導体基板結晶の伝導帯の下端よりも０．２５ｅＶ以上低く、かつ前記半導体基板結晶の価電子帯の上端よりも高く、前記不純物は、Ｃ、Ｂ若しくはＭｇ又はこれらの任意の組み合わせであり、前記不純物が形成する準位は、前記半導体基板結晶の価電子帯の上端よりも０．２５ｅＶ以上高い。
化合物半導体装置の製造方法の一態様には、半導体基板に不純物を含有する不純物含有領域を形成し、前記半導体基板上方に窒化物半導体のチャネル層を形成し、前記チャネル層上方に窒化物半導体のキャリア供給層を形成し、前記キャリア供給層の上方にゲート電極、ソース電極及びドレイン電極を形成する。前記半導体基板は、シリコン基板又は炭化シリコン基板であり、前記不純物が形成する準位は、前記半導体基板結晶の伝導帯の下端よりも０．２５ｅＶ以上低く、かつ前記半導体基板結晶の価電子帯の上端よりも高い。前記不純物は、Ｃ、Ｂ若しくはＭｇ又はこれらの任意の組み合わせであり、前記不純物が形成する準位は、前記半導体基板結晶の価電子帯の上端よりも０．２５ｅＶ以上高い。
上記の化合物半導体装置等によれば、半導体基板に適切な不純物含有領域が含まれているため、ドレイン電極と半導体基板との間を流れるリーク電流を抑制することができる。
第１の実施形態に係る化合物半導体装置を示す図である。 第２の実施形態に係る化合物半導体装置を示す図である。 第３の実施形態に係る化合物半導体装置を示す断面図である。 第３の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。 図４Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。 ドレイン電圧とリーク電流との関係を示す図である。 第４の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。 第５の実施形態に係るディスクリートパッケージを示す図である。 第６の実施形態に係るＰＦＣ回路を示す結線図である。 第７の実施形態に係る電源装置を示す結線図である。 第８の実施形態に係る増幅器を示す結線図である。
本願発明者は、従来のＧａＮ系ＨＥＭＴにおいてドレイン電極と半導体基板との間をリーク電流が流れる原因について検討を行った。この結果、ドレイン電極に印加される高電圧によって、空乏層がキャリア供給層及びチャネル層等の窒化物半導体層を超えて半導体基板中にまで入り込み、半導体基板中で電子−正孔対が発生することが判明した。特にバンドギャップが小さいシリコン又は炭化シリコンが半導体基板に用いられている場合に、電子−正孔対が発生しやすい。更に、大電流動作を担うパワーデバイスにＧａＮ系ＨＥＭＴが用いられる場合には、ＧａＮ系ＨＥＭＴの温度が１００℃を超えるため、熱励起により電子−正孔対の発生が著しく促進される。そして、電子−正孔対は内部電界によって分離され、電子が窒化物半導体層に流入する。この電子の移動に伴ってリーク電流が発生する。
本願発明者は、上記の新たな知見に基づき、リーク電流を抑制すべく更に鋭意検討を行った。この結果、半導体基板に所定の不純物を含有させておくことにより、半導体基板中で発生した電子−正孔対を速やかに再結合させ、窒化物半導体層への電子の移動を抑制することできることが見出された。
以下、実施形態について添付の図面を参照しながら具体的に説明する。
（第１の実施形態）
先ず、第１の実施形態について説明する。第１の実施形態はＧａＮ系ＨＥＭＴの一例である。図１は、第１の実施形態に係る化合物半導体装置を示す図である。図１（ａ）は断面構造の概略を示し、図１（ｂ）は、バンド構造の概略を示す。
第１の実施形態に係る化合物半導体装置１００には、図１（ａ）に示すように、半導体基板１０１、半導体基板１０１上方のチャネル層１０３、及びチャネル層１０３上方のキャリア供給層１０４が含まれている。半導体基板１０１には、不純物を含有する不純物含有領域１０２が含まれている。この不純物が形成する準位は、シリコンの伝導帯の下端よりも０．２５ｅＶ以上低く、シリコンの価電子帯の上端よりも高い。化合物半導体装置１００には、キャリア供給層１０４の上方のゲート電極１０５ｇ、ソース電極１０５ｓ及びドレイン電極１０５ｄも含まれている。
第１の実施形態におけるドレイン電極１０５ｄを含む積層方向のバンド構造の概略を図１（ｂ）に示す。第１の実施形態では、ドレイン電極１０５ｄに正の高電圧が印加されると、空乏層が半導体基板１０１中まで入り込み、図１（ｂ）に示すように、半導体基板１０１中で電子１１１及び正孔１１２が発生する。つまり、半導体基板１０１中で電子−正孔対が発生する。第１の実施形態では、半導体基板１０１に不純物含有領域１０２が含まれており、不純物含有領域１０２が含有する不純物が形成する準位は、シリコンの伝導帯の下端よりも０．２５ｅＶ以上低く、シリコンの価電子帯の上端よりも高い。このような不純物は半導体基板１０１中に深い準位を形成するため、半導体基板１０１に電子及び正孔を消滅させる再結合中心１１３が存在することになる。従って、図１（ｂ）に示すように、半導体基板１０１中に発生した電子１１１及び正孔１１２は不純物の影響で速やかに再結合する。つまり、不純物含有領域１０２中の不純物がキャリアライフタイムを短くする。従って、電子−正孔対が分離する前に電子が消滅する。例えば、半導体基板１０１中でのキャリアライフタイムは１×１０-9秒以下となる。このため、第１の実施形態によれば、電子１１１及び正孔１１２の発生に伴うリーク電流を抑制することができる。
不純物含有領域１０２に含まれる不純物が形成する準位とシリコンの伝導帯の下端との差が０．２５ｅＶ未満であると、当該不純物がドナーとして機能し、リーク電流が増加す
るおそれがある。
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態はＧａＮ系ＨＥＭＴの一例である。図２は、第２の実施形態に係る化合物半導体装置を示す図である。図２（ａ）は断面構造の概略を示し、図２（ｂ）は、バンド構造の概略を示す。
第２の実施形態に係る化合物半導体装置２００には、図２（ａ）に示すように、半導体基板２０１、半導体基板２０１上方のチャネル層２０３、及びチャネル層２０３上方のキャリア供給層２０４が含まれている。半導体基板２０１には、不純物を含有する不純物含有領域２０２が含まれている。この不純物が形成する準位は、シリコンの伝導帯の下端よりも０．２５ｅＶ以上低く、シリコンの価電子帯の上端よりも高く、０．２５ｅＶ以上高いことが望ましい。化合物半導体装置２００には、半導体基板２０１とチャネル層２０３との間の初期層２０６、及び初期層２０６とチャネル層２０３との間のバッファ層２０７も含まれている。化合物半導体装置２００には、キャリア供給層２０４の上方のゲート電極２０５ｇ、ソース電極２０５ｓ及びドレイン電極２０５ｄも含まれている。
半導体基板２０１は、例えば上面のミラー指数が（１１１）のシリコン基板である。半導体基板２０１が炭化シリコン基板等であってもよい。不純物含有領域２０２に含まれる不純物は、例えばＦｅ、Ｃ、Ｍｇ、Ａｕ若しくはＢ又はこれらの任意の組み合わせである。例えば、半導体基板２０１の上面から少なくとも深さ５０ｎｍまでの領域が、不純物の平均濃度が１×１０18ｃｍ-3以上の不純物含有領域２０２となっている。
初期層２０６は、例えば厚さが２００ｎｍ程度のＡｌＮ層である。バッファ層２０７は、例えばＡｌＧａＮ層である。チャネル層２０３は、例えば厚さが１μｍ程度の、不純物の意図的なドーピングが行われていないｉ−ＧａＮ層である。キャリア供給層２０４は、例えば厚さが２０ｎｍ程度のｎ型のｎ−Ａｌ0.2Ｇａ0.8Ｎ層である。キャリア供給層２０４には、ｎ型の不純物として、例えばＳｉが５×１０18ｃｍ-3程度の濃度でドーピングされている。ソース電極２０５ｓ及びドレイン電極２０５ｄは、例えばＴｉ膜及びその上のＡｌ膜を含み、キャリア供給層２０４及びチャネル層２０３とオーミック接触している。ゲート電極２０５ｇは、例えばＮｉ膜及びその上のＡｕ膜を含み、キャリア供給層２０４及びチャネル層２０３とショットキー接触している。
第２の実施形態におけるドレイン電極２０５ｄを含む積層方向のバンド構造の概略を図２（ｂ）に示す。第２の実施形態では、ドレイン電極２０５ｄに正の高電圧が印加されると、空乏層が半導体基板２０１中まで入り込み、図２（ｂ）に示すように、半導体基板２０１中で電子２１１及び正孔２１２が発生する。つまり、半導体基板２０１中で電子−正孔対が発生する。第２の実施形態では、半導体基板２０１に不純物含有領域２０２が含まれており、不純物含有領域２０２が含有する不純物が形成する準位は、シリコンの伝導帯の下端よりも０．２５ｅＶ以上低く、シリコンの価電子帯の上端よりも高い。このような不純物は半導体基板２０１中に深い準位を形成するため、半導体基板２０１に電子及び正孔を消滅させる再結合中心２１３が存在することになる。従って、図２（ｂ）に示すように、半導体基板２０１中に発生した電子２１１及び正孔２１２は不純物の影響で速やかに再結合する。つまり、不純物含有領域２０２中の不純物がキャリアライフタイムを短くする。従って、電子−正孔対が分離する前に電子が消滅する。例えば、半導体基板２０１中でのキャリアライフタイムは１×１０-9秒以下となる。このため、第２の実施形態によっても、電子２１１及び正孔２１２の発生に伴うリーク電流を抑制することができる。
不純物含有領域２０２に含まれる不純物が形成する準位とシリコンの伝導帯の下端との差が０．２５ｅＶ未満であると、当該不純物がドナーとして機能し、再結合中心２１３が
得られないだけでなく、リーク電流が増加するおそれがある。また、不純物含有領域２０２に含まれる不純物が形成する準位とシリコンの価電子帯の上端との差が０．２５ｅＶ未満であると、当該不純物がアクセプタとして機能し、十分な再結合中心２１３が得られないおそれがある。
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態はＧａＮ系ＨＥＭＴの一例である。図３は、第３の実施形態に係る化合物半導体装置を示す断面図である。
第３の実施形態に係る化合物半導体装置３００には、図３に示すように、半導体基板３０１、半導体基板３０１上方のチャネル層３０３、及びチャネル層３０３上方のキャリア供給層３０４が含まれている。半導体基板３０１には、不純物を含有する不純物含有領域３０２が含まれている。化合物半導体装置３００には、半導体基板３０１とチャネル層３０３との間の初期層３０６、及び初期層３０６とチャネル層３０３との間のバッファ層３０７も含まれている。化合物半導体装置３００には、キャリア供給層３０４の上方のゲート電極３０５ｇ、ソース電極３０５ｓ及びドレイン電極３０５ｄも含まれている。
半導体基板３０１は、例えば上面のミラー指数が（１１１）のシリコン基板である。不純物含有領域３０２に含まれる不純物は、例えばＦｅである。例えば、半導体基板３０１の上面から少なくとも深さ５０ｎｍまでの領域が、不純物の平均濃度が１×１０18ｃｍ-3以上の不純物含有領域３０２となっている。また、Ｆｅの濃度は、半導体基板３０１の上面で１×１０19ｃｍ-3程度、上面から深さ１００ｎｍ程度の領域で１×１０17ｃｍ-3程度である。Ｆｅが形成する準位は、シリコンの伝導帯の下端よりも０．２５ｅＶ以上低く、シリコンの価電子帯の上端よりも０．２５ｅＶ以上高い。
初期層３０６は、例えば厚さが２００ｎｍ程度のＡｌＮ層である。バッファ層３０７は、バッファ層３０７ａ及びその上のバッファ層３０７ｂを含む。バッファ層３０７ａは、例えばＡｌ0.4Ｇａ0.6Ｎ層である。バッファ層３０７ｂは、ＡｌＮ層及びＡｌ0.2Ｇａ0.8Ｎ層が８０周期程度繰り返し積層された超格子バッファ層である。例えば、超格子バッファ層の１周期におけるＡｌＮ層、Ａｌ0.2Ｇａ0.8Ｎ層の厚さは、夫々１．５ｎｍ、２０ｎｍである。ＡｌＮ層の厚さは、残留電子の発生による耐圧の低下を避けるために２ｎｍ以下であることが望ましい。チャネル層３０３は、例えば厚さが１μｍ程度の、不純物の意図的なドーピングが行われていないｉ−ＧａＮ層である。キャリア供給層３０４は、例えば厚さが２０ｎｍ程度のｎ型のｎ−Ａｌ0.2Ｇａ0.8Ｎ層である。キャリア供給層３０４には、ｎ型の不純物として、例えばＳｉが５×１０18ｃｍ-3程度の濃度でドーピングされている。ソース電極３０５ｓ及びドレイン電極３０５ｄは、例えばＴｉ膜及びその上のＡｌ膜を含み、キャリア供給層３０４及びチャネル層３０３とオーミック接触している。ゲート電極３０５ｇは、例えばＮｉ膜及びその上のＡｕ膜を含み、キャリア供給層３０４及びチャネル層３０３とショットキー接触している。
第３の実施形態におけるドレイン電極３０５ｄを含む積層方向のバンド構造は、第２の実施形態におけるドレイン電極２０５ｄを含む積層方向のバンド構造と同様である。従って、ドレイン電極３０５ｄに正の高電圧が印加されて、電子−正孔対が発生しても、電子−正孔対の発生に伴うリーク電流を抑制することができる。
次に、第３の実施形態に係る化合物半導体装置の製造方法について説明する。図４Ａ乃至図４Ｂは、第３の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
先ず、図４Ａ（ａ）に示すように、半導体基板３０１上に保護膜３１０を形成する。保護膜３１０は、例えば厚さが２０ｎｍ程度のシリコン酸化膜である。保護膜３１０は、例えばＯ2ガスの雰囲気中での熱処理、つまり熱酸化により形成することができる。熱処理の温度は、例えば９５０℃である。保護膜３１０を、化学気相成長（ＣＶＤ：chemical vapor deposition）方等によって形成してもよい。
次いで、図４Ａ（ｂ）に示すように、保護膜３１０を通じて半導体基板３０１にＦｅをイオン注入する。Ｆｅの濃度は、半導体基板３０１の上面で１×１０19ｃｍ-3程度、上面から深さ１００ｎｍ程度の領域で１×１０17ｃｍ-3程度とする。その後、アニールを行うことにより、イオン注入による結晶のダメージを回復させる。例えば、このアニールはＮ2の雰囲気中で行い、その温度、時間は、夫々９５０℃程度、３０分間程度とする。
続いて、図４Ａ（ｃ）に示すように、保護膜３１０を除去する。保護膜３１０は、例えば、半導体基板３０１を保護膜３１０と共に、純水で１０％程度に希釈したフッ酸溶液に浸漬することにより、５分間程度で除去できる。
次いで、図４Ｂ（ｄ）に示すように、半導体基板３０１上に、初期層３０６、バッファ層３０７ａ、バッファ層３０７ｂ、チャネル層３０３及びキャリア供給層３０４を形成する。初期層３０６、バッファ層３０７ａ、バッファ層３０７ｂ、チャネル層３０３及びキャリア供給層３０４は、例えば有機金属気相成長（ＭＯＣＶＤ：metal organic chemical vapor deposition）法又は分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等の結晶成長法により形成することができる。原料ガスとしては、例えばトリメチルアルミニウム（ＴＭＡ）ガス、トリメチルガリウム（ＴＭＧ）ガス、及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。
初期層３０６（ＡｌＮ層）の形成では、例えば、Ｖ／ＩＩＩ比を１０００〜２０００程度、成長温度を１０００℃程度、圧力を５０ｍｂａｒ程度とする。初期層３０６中へのＣ不純物の取り込みが少ない条件を選択することが好ましい。バッファ層３０７ａ（Ａｌ0.4Ｇａ0.6Ｎ層）の形成では、例えば、Ｖ／ＩＩＩ比を１００〜３００程度、成長温度を１０００℃程度、圧力を５０ｍｂａｒ程度とする。バッファ層３０７ａの形成時のＶ／ＩＩＩ比を初期層３０６の形成時のそれより低くするのは、高い平坦性を得るためである。
バッファ層３０７ｂ（超格子バッファ層）の形成では、ＡｌＮ層の形成及びＡｌ0.2Ｇａ0.8Ｎ層の形成を８０回程度繰り返し行う。ＡｌＮ層の形成及びＡｌ0.2Ｇａ0.8Ｎ層の形成では、例えば、成長温度を１０２０℃程度、圧力を５０ｍｂａｒ程度とし、原料ガスの切り替えを行う。このように、例えばＡｌＮ層の形成及びＡｌ0.2Ｇａ0.8Ｎ層の形成では、成長温度及び圧力を共通にする。
チャネル層３０３（ｉ−ＧａＮ層）の形成では、例えば、Ｖ／ＩＩＩ比を６００程度、成長温度を１０００℃程度、圧力を２００ｍｂａｒ程度とする。キャリア供給層３０４（ｎ−ＡｌＧａＮ層）の形成では、Ｖ／ＩＩＩ比を３０００以上、成長温度を１０４０℃程度、圧力を４００ｍｂａｒ程度とする。電流コラプス現象を抑制するためにＣ濃度を低下させる条件を選択することが好ましい。ｎ型の化合物半導体層（例えばキャリア供給層３０４）を成長させる際には、例えば、Ｓｉを含むＳｉＨ4ガスを所定の流量で混合ガスに添加し、化合物半導体層にＳｉをドーピングする。
キャリア供給層３０４の形成後には、素子領域を画定する素子分離領域を形成する。素子分離領域の形成では、例えば、素子分離領域を形成する予定の領域を露出するフォトレジストのパターンをキャリア供給層３０４上に形成し、このパターンをマスクとしてＡｒ等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。その後、素子領域内において、図４Ｂ（ｅ）に示すように、キャリア供給層３０４上にソース電極３０５ｓ及びドレイン電極３０５ｄを形成する。ソース電極３０５ｓ及びドレイン電極３０５ｄは、例えばリフトオフ法により形成することができる。すなわち、ソース電極３０５ｓを形成する予定の領域及びドレイン電極３０５ｄを形成する予定の領域を露出し、他の領域を覆うフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが１００ｎｍ程度のＴｉ膜を形成し、その上に厚さが３００ｎｍ程度のＡｌ膜を形成する。次いで、例えば、Ｎ2の雰囲気中にて４００℃〜１０００℃（例えば６００℃）で熱処理（例えば急速加熱処理（ＲＴＡ：rapid thermal annealing））を行い、オーミック接触を得る。更に、ソース電極３０５ｓ及びドレイン電極３０５ｄの間において、キャリア供給層３０４上にゲート電極３０５ｇを形成する。ゲート電極３０５ｇは、例えばリフトオフ法により形成することができる。すなわち、ゲート電極３０５ｇを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが５０ｎｍ程度のＮｉ膜を形成し、その上に厚さが３００ｎｍ程度のＡｕ膜を形成する。
そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置を完成させる。
本願発明者が第３の実施形態に倣って化合物半導体装置を製造し、種々のドレイン電圧でリーク電流を測定したところ、図５に示す結果が得られた。図５には、不純物含有領域３０２の形成を省略した参考例のリーク電流の測定結果も示す。図５に示すように、不純物含有領域３０２を含む第３の実施形態では、リーク電流を大幅に低減することができた。
本願発明者は、不純物のイオン注入による結晶性の変化についても検証した。ここでは、第３の実施形態に倣ってＦｅをイオン注入し、保護膜を除去した後にＧａＮ層を成長させ、その結晶性をＸ線ロッキングカーブ法で測定した。また、Ｆｅに代えてＡｕをイオン注入した場合についても、同様の測定を行った。更に、不純物のイオン注入を行わなかった場合についても、同様の測定を行った。これらの結果を表１に示す。
Figure 0006311480
表１に示すように、Ｆｅをイオン注入した場合、及びＡｕをイオン注入した場合のいずれにおいても、不純物のイオン注入を行わなかった場合と同等以上の結晶性が得られた。つまり、不純物のイオン注入による結晶性の低下は観察されなかった。
Ｆｅの導入をイオン注入以外の方法によって行ってもよい。例えば、Ｆｅ膜を半導体基板３０１上に蒸着法等により形成し、熱処理によってＦｅを半導体基板３０１中に熱拡散させてもよい。
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態では、図４Ａ乃至図４Ｂに示す方法とは異なる方法で、第３の実施形態と同様の化合物半導体装置を製造する。図６は、第４の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
第４の実施形態では、先ず、図６（ａ）に示すように、半導体基板３０１上に初期層３０６を形成する。初期層３０６は、例えばＭＯＣＶＤ法又はＭＢＥ法等の結晶成長法により形成することができる。次いで、図６（ｂ）に示すように、初期層３０６を通じて半導体基板３０１にＦｅをイオン注入する。その後、アニールを行うことにより、イオン注入による結晶のダメージを回復させる。続いて、図６（ｃ）に示すように、初期層３０６上に、バッファ層３０７ａ、バッファ層３０７ｂ、チャネル層３０３及びキャリア供給層３０４を形成する。次いで、素子分離領域を形成し、図６（ｄ）に示すように、ソース電極３０５ｓ及びドレイン電極３０５ｄを形成し、ゲート電極３０５ｇを形成する。
そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置を完成させる。
第４の実施形態によっても第３の実施形態と同様の効果を得ることができる。第４の実施形態によれば、初期層３０６中にも深い準位を形成することができるため、リーク電流をより一層抑制することができる。また、初期層３０６と半導体基板３０１との界面を挟んだ不純物濃度プロファイルを連続的なものとすることができる。
なお、半導体基板３０１が炭化シリコン基板等であってもよい。不純物含有領域３０２が含有する不純物がＦｅ、Ｃ、Ｍｇ、Ａｕ若しくはＢ又はこれらの任意の組み合わせであってもよい。バッファ層３０７ｂは必ずしも超格子バッファ層である必要はない。例えば、チャネル層３０３側に近づくほどＡｌ組成が低くなったＡｌＧａＮ層がバッファ層３０７ｂに用いられてもよい。この場合、バッファ層３０７ａとの界面でのＡｌ組成は、例えばバッファ層３０７ａのＡｌ組成以下である。Ａｌ組成の変化は、例えば段階的である。また、成長基板としてＧａＮ基板又はサファイア基板等を用いて初期層３０６等の形成を行ってもよい。この場合、例えば、ソース電極３０５ｓ、ドレイン電極３０５ｄ及びゲート電極３０５ｇの形成等が終了した後に成長基板を取り外し、不純物含有領域３０２を備えた半導体基板３０１を貼り付ける。
（第５の実施形態）
第５の実施形態は、ＧａＮ系ＨＥＭＴのディスクリートパッケージに関する。図７は、第５の実施形態に係るディスクリートパッケージを示す図である。
第５の実施形態では、図７に示すように、第１〜第３の実施形態のいずれかのＧａＮ系ＨＥＭＴのＨＥＭＴチップ１２１０の裏面がはんだ等のダイアタッチ剤１２３４を用いてランド（ダイパッド）１２３３に固定されている。また、ドレイン電極１０５ｄ、２０５ｄ又は３０５ｄが接続されたドレインパッド１２２６ｄに、Ａｌワイヤ等のワイヤ１２３５ｄが接続され、ワイヤ１２３５ｄの他端が、ランド１２３３と一体化しているドレインリード１２３２ｄに接続されている。ソース電極１０５ｓ、２０５ｓ又は３０５ｓに接続されたソースパッド１２２６ｓにＡｌワイヤ等のワイヤ１２３５ｓが接続され、ワイヤ１２３５ｓの他端がランド１２３３から独立したソースリード１２３２ｓに接続されている。ゲート電極１０５ｇ、２０５ｇ又は３０５ｇに接続されたゲートパッド１２２６ｇにＡｌワイヤ等のワイヤ１２３５ｇが接続され、ワイヤ１２３５ｇの他端がランド１２３３から独立したゲートリード１２３２ｇに接続されている。そして、ゲートリード１２３２ｇの一部、ドレインリード１２３２ｄの一部及びソースリード１２３２ｓの一部が突出するようにして、ランド１２３３及びＨＥＭＴチップ１２１０等がモールド樹脂１２３１によりパッケージングされている。
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ１２１０をはんだ等のダイアタッチ剤１２３４を用いてリードフレームのランド１２３３に固定する。次いで、ワイヤ１２３５ｇ、１２３５ｄ及び１２３５ｓを用いたボンディングにより、ゲートパッド１２２６ｇをリードフレームのゲートリード１２３２ｇに接続し、ドレインパッド１２２６ｄをリードフレームのドレインリード１２３２ｄに接続し、ソースパッド１２２６ｓをリードフレームのソースリード１２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂１２３１を用いた封止を行う。続いて、リードフレームを切り離す。
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、ＧａＮ系ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図８は、第６の実施形態に係るＰＦＣ回路を示す結線図である。
ＰＦＣ回路１２５０には、スイッチ素子（トランジスタ）１２５１、ダイオード１２５２、チョークコイル１２５３、コンデンサ１２５４及び１２５５、ダイオードブリッジ１２５６、並びに交流電源（ＡＣ）１２５７が設けられている。そして、スイッチ素子１２５１のドレイン電極と、ダイオード１２５２のアノード端子及びチョークコイル１２５３の一端子とが接続されている。スイッチ素子１２５１のソース電極と、コンデンサ１２５４の一端子及びコンデンサ１２５５の一端子とが接続されている。コンデンサ１２５４の他端子とチョークコイル１２５３の他端子とが接続されている。コンデンサ１２５５の他端子とダイオード１２５２のカソード端子とが接続されている。また、スイッチ素子１２５１のゲート電極にはゲートドライバが接続されている。コンデンサ１２５４の両端子間には、ダイオードブリッジ１２５６を介してＡＣ１２５７が接続される。コンデンサ１２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子１２５１に、第１〜第３の実施形態のいずれかのＧａＮ系ＨＥＭＴが用いられている。
ＰＦＣ回路１２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子１２５１をダイオード１２５２及びチョークコイル１２５３等に接続する。
（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、ＧａＮ系ＨＥＭＴを備えた電源装置に関する。図９は、第７の実施形態に係る電源装置を示す結線図である。
電源装置には、高圧の一次側回路１２６１及び低圧の二次側回路１２６２、並びに一次側回路１２６１と二次側回路１２６２との間に配設されるトランス１２６３が設けられている。
一次側回路１２６１には、第６の実施形態に係るＰＦＣ回路１２５０、及びＰＦＣ回路１２５０のコンデンサ１２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路１２６０が設けられている。フルブリッジインバータ回路１２６０には、複数（ここでは４つ）のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄが設けられている。
二次側回路１２６２には、複数（ここでは３つ）のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃが設けられている。
本実施形態では、一次側回路１２６１を構成するＰＦＣ回路１２５０のスイッチ素子１２５１、並びにフルブリッジインバータ回路１２６０のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄに、第１〜第３の実施形態のいずれかのＧａＮ系ＨＥＭＴが用いられている。一方、二次側回路１２６２のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
（第８の実施形態）
次に、第８の実施形態について説明する。第８の実施形態は、ＧａＮ系ＨＥＭＴを備えた増幅器に関する。図１０は、第８の実施形態に係る増幅器を示す結線図である。
増幅器には、ディジタル・プレディストーション回路１２７１、ミキサー１２７２ａ及び１２７２ｂ、並びにパワーアンプ１２７３が設けられている。
ディジタル・プレディストーション回路１２７１は、入力信号の非線形歪みを補償する。ミキサー１２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ１２７３は、第１〜第３の実施形態のいずれかのＧａＮ系ＨＥＭＴを備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー１２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路１２７１に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
半導体基板と、
前記半導体基板上方のチャネル層と、
前記チャネル層上方のキャリア供給層と、
前記キャリア供給層の上方のゲート電極、ソース電極及びドレイン電極と、
を有し、
前記半導体基板は、不純物を含有する不純物含有領域を有し、
前記不純物が形成する準位は、シリコンの伝導帯の下端よりも０．２５ｅＶ以上低く、
シリコンの価電子帯の上端よりも高いことを特徴とする化合物半導体装置。
（付記２）
前記半導体基板は、シリコン基板又は炭化シリコン基板であることを特徴とする付記１に記載の化合物半導体装置。
（付記３）
前記不純物は、Ｆｅ、Ｃ、Ａｕ、Ｂ若しくはＭｇ又はこれらの任意の組み合わせであることを特徴とする付記１又は２に記載の化合物半導体装置。
（付記４）
前記不純物が形成する準位は、シリコンの価電子帯の上端よりも０．２５ｅＶ以上高い
ことを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。
（付記５）
前記半導体基板の上面から少なくとも深さ５０ｎｍまでの領域が、不純物の平均濃度が１×１０18ｃｍ-3以上の前記不純物含有領域であることを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
（付記６）
前記半導体基板中でのキャリアライフタイムが１×１０-9秒以下であることを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。
（付記７）
付記１乃至６のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
（付記８）
付記１乃至６のいずれか１項に記載の化合物半導体装置を有することを特徴とする増幅器。
（付記９）
半導体基板に不純物を含有する不純物含有領域を形成する工程と、
前記半導体基板上方にチャネル層を形成する工程と、
前記チャネル層上方にキャリア供給層を形成する工程と、
前記キャリア供給層の上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記不純物が形成する準位は、シリコンの伝導帯の下端よりも０．２５ｅＶ以上低く、
シリコンの価電子帯の上端よりも高いことを特徴とする化合物半導体装置の製造方法。
（付記１０）
前記半導体基板は、シリコン基板又は炭化シリコン基板であることを特徴とする付記９に記載の化合物半導体装置の製造方法。
（付記１１）
前記不純物は、Ｆｅ、Ｃ、Ａｕ、Ｂ若しくはＭｇ又はこれらの任意の組み合わせであることを特徴とする付記９又は１０に記載の化合物半導体装置の製造方法。
（付記１２）
前記不純物が形成する準位は、シリコンの価電子帯の上端よりも０．２５ｅＶ以上高い
ことを特徴とする付記９乃至１１のいずれか１項に記載の化合物半導体装置の製造方法。
１００、２００、３００：化合物半導体装置
１０１、２０１、３０１：半導体基板
１０２、２０２、３０２：不純物含有領域
１０３、２０３、３０３：チャネル層
１０４、２０４、３０４：キャリア供給層

Claims (4)

  1. 半導体基板と、
    前記半導体基板上方の窒化物半導体のチャネル層と、
    前記チャネル層上方の窒化物半導体のキャリア供給層と、
    前記キャリア供給層の上方のゲート電極、ソース電極及びドレイン電極と、
    を有し、
    前記半導体基板は、不純物を含有する不純物含有領域を有し、
    前記半導体基板は、シリコン基板又は炭化シリコン基板であり、
    前記不純物が形成する準位は、前記半導体基板結晶の伝導帯の下端よりも０．２５ｅＶ以上低く、かつ前記半導体基板結晶の価電子帯の上端よりも高く、
    前記不純物は、Ｃ、Ｂ若しくはＭｇ又はこれらの任意の組み合わせであり、
    前記不純物が形成する準位は、前記半導体基板結晶の価電子帯の上端よりも０．２５ｅＶ以上高いことを特徴とする化合物半導体装置。
  2. 請求項１に記載の化合物半導体装置を有することを特徴とする電源装置。
  3. 請求項１に記載の化合物半導体装置を有することを特徴とする増幅器。
  4. 半導体基板に不純物を含有する不純物含有領域を形成する工程と、
    前記半導体基板上方に窒化物半導体のチャネル層を形成する工程と、
    前記チャネル層上方に窒化物半導体のキャリア供給層を形成する工程と、
    前記キャリア供給層の上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、
    を有し、
    前記半導体基板は、シリコン基板又は炭化シリコン基板であり、
    前記不純物が形成する準位は、前記半導体基板結晶の伝導帯の下端よりも０．２５ｅＶ以上低く、かつ前記半導体基板結晶の価電子帯の上端よりも高く、
    前記不純物は、Ｃ、Ｂ若しくはＭｇ又はこれらの任意の組み合わせであり、
    前記不純物が形成する準位は、前記半導体基板結晶の価電子帯の上端よりも０．２５ｅＶ以上高いことを特徴とする化合物半導体装置の製造方法。
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