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JP2017092083A - 化合物半導体装置及びその製造方法 - Google Patents

化合物半導体装置及びその製造方法 Download PDF

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Abstract

【課題】ゲートリーク電流の増加、絶縁耐圧の低下及びシート抵抗の上昇を回避しながら閾値電圧を浅くすることができる化合物半導体装置及びその製造方法を提供する。
【解決手段】基板１０１と、基板１０１上方のチャネル層１０２と、チャネル層１０２上方のキャリア供給層１０４と、チャネル層１０２及びキャリア供給層１０４上方のゲート電極１１１、ソース電極１１２及びドレイン電極１１３と、ソース電極１１２及びドレイン電極１１３の間でキャリア供給層１０４を覆う絶縁膜１０５と、が含まれる。絶縁膜１０５には、ゲート電極１１１下で陰イオンを含有する第１の領域１０６と、第１の領域１０６よりもソース電極１１２側又はドレイン電極１１３側に陰イオン含有領域１０６よりも陰イオンの含有量が小さい第２の領域と、が含まれる。
【選択図】図１

Description

本発明は、化合物半導体装置及びその製造方法等に関する。
ＧａＮ、ＡｌＮ、ＩｎＮ、これらの混晶等の窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を有している。このため、これらの特性を利用して窒化物半導体を高出力高効率増幅器及び高周波デバイス等に適用することについて種々の検討が行われている。
窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）についての報告が数多くなされている。ＨＥＭＴには、例えば浅い閾値電圧での動作が要求されている。浅い閾値電圧で動作させるためには、ゲート電極とチャネルとの間の絶縁膜を薄くすることが有効である。しかしながら、この絶縁膜を薄くすると、ゲートリーク電流が大きくなったり、絶縁耐圧が低下したりしてしまう。ノーマリオフ動作の実現のために絶縁膜の全体にフッ素イオンを含ませた半導体装置も提案されているが、この半導体装置ではシート抵抗が著しく高い。
特開２０１３−２０７２７４号公報 特開２０１０−１８６９４３号公報 特開２００７−２９４５２８号公報 特開２００７−２７２７６号公報 特開２００８−２１８６９６号公報 特表２００９−５０７３９６号公報
本発明の目的は、ゲートリーク電流の増加、絶縁耐圧の低下及びシート抵抗の上昇を回避しながら閾値電圧を浅くすることができる化合物半導体装置及びその製造方法を提供することにある。
化合物半導体装置の一態様には、基板と、前記基板上方のチャネル層と、前記チャネル層上方のキャリア供給層と、前記チャネル層及び前記キャリア供給層上方のゲート電極、ソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極の間で前記キャリア供給層を覆う絶縁膜と、が含まれる。前記絶縁膜には、前記ゲート電極下で陰イオンを含有する第１の領域と、前記第１の領域よりも前記ソース電極側又は前記ドレイン電極側に前記第１の領域よりも陰イオンの含有量が小さい第２の領域と、が含まれる。
化合物半導体装置の製造方法の一態様では、基板上方にチャネル層を形成し、前記チャネル層上方にキャリア供給層を形成し、前記チャネル層及び前記キャリア供給層上方にゲート電極、ソース電極及びドレイン電極を形成し、前記ソース電極及び前記ドレイン電極の間で前記キャリア供給層を覆う絶縁膜を形成する。前記絶縁膜に選択的に陰イオンを注入して、前記絶縁膜に、前記ゲート電極下で陰イオンを含有する第１の領域と、前記第１の領域よりも前記ソース電極側又は前記ドレイン電極側に前記第１の領域よりも陰イオンの含有量が小さい第２の領域と、を含ませる。
上記の化合物半導体装置等によれば、絶縁膜に適切な第１の領域及び第２の領域が含まれるため、ゲートリーク電流の増加、絶縁耐圧の低下及びシート抵抗の上昇を回避しながら閾値電圧を浅くすることができる。
第１の実施形態に係る化合物半導体装置の構成を示す断面図である。 第１の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。 図２Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。 第２の実施形態に係る化合物半導体装置の構成を示す断面図である。 第２の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。 図４Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。 第３の実施形態に係る化合物半導体装置の構成を示す断面図である。 第３の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。 図６Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。 第２の実施形態の第１の変形例の構成を示す断面図である。 第２の実施形態の第２の変形例の構成を示す断面図である。 第２の実施形態の第３の変形例の構成を示す断面図である。 第２の実施形態の第４の変形例の構成を示す断面図である。 第３の実施形態の第１の変形例の構成を示す断面図である。 第３の実施形態の第２の変形例の構成を示す断面図である。 第３の実施形態の第３の変形例の構成を示す断面図である。 第３の実施形態の第４の変形例の構成を示す断面図である。 第１の実験の結果を示す図である。 第２の実験の結果を示す図である。 第３の実験の結果を示す図である。 第４の実施形態に係るディスクリートパッケージを示す図である。 第５の実施形態に係るＰＦＣ回路を示す結線図である。 第６の実施形態に係る電源装置を示す結線図である。 第７の実施形態に係る増幅器を示す結線図である。
以下、実施形態について添付の図面を参照しながら具体的に説明する。
（第１の実施形態）
先ず、第１の実施形態について説明する。第１の実施形態は、高電子移動トランジスタ（ＨＥＭＴ）の一例である。図１は、第１の実施形態に係る化合物半導体装置の構成を示す断面図である。
第１の実施形態に係る化合物半導体装置１００には、図１に示すように、基板１０１、基板１０１上方のチャネル層１０２、及びチャネル層１０２上方のキャリア供給層１０４が含まれる。化合物半導体装置１００には、チャネル層１０２及びキャリア供給層１０４上方のゲート電極１１１、ソース電極１１２及びドレイン電極１１３、並びにソース電極１１２及びドレイン電極１１３の間でキャリア供給層１０４を覆う絶縁膜１０５が含まれる。絶縁膜１０５には、ゲート電極１１１下で陰イオンを含有する陰イオン含有領域１０６と、陰イオン含有領域１０６よりもソース電極１１２側又はドレイン電極１１３側に陰イオン含有領域１０６よりも陰イオンの含有量が小さい領域とが含まれる。本実施形態では、陰イオン含有領域１０６が第１の領域の一例であり、絶縁膜１０５の残部が第２の領域の一例である。
本実施形態では、チャネル層１０２の上面近傍に２次元電子ガス（２ＤＥＧ）が存在する。また、絶縁膜１０５に含まれる陰イオンはＨＥＭＴの閾値電圧を浅くする作用を有する。本実施形態では、陰イオン含有領域１０６がゲート電極１１１下にあるため、絶縁膜１０５の全体に陰イオンが含まれていない場合と比較して閾値電圧が浅い。従って、ゲートリーク電流の低減及び絶縁耐圧の確保のために十分な厚さの絶縁膜１０５を用いながら、浅い閾値電圧を得ることができる。
絶縁膜１０５の内部及びキャリア供給層１０４との界面には不可避的に欠陥が存在する。一般に、このような欠陥は閾値電圧の変動を引き起こし得る。これに対し、詳細は後述するが、絶縁膜１０５に含まれる陰イオンは閾値電圧の変動を抑制する作用をも有する。従って、本実施形態では、上記の欠陥に伴う閾値電圧の変動を抑制することができる。
このように、本実施形態によれば、ゲートリーク電流の上昇を回避しながら、閾値電圧を調整したり、閾値電圧の変動を抑制したりすることができる。
また、絶縁膜１０５に、陰イオン含有領域１０６よりも陰イオンの含有量が小さい領域が存在するため、陰イオンの含有に伴う２ＤＥＧの過剰な減少が抑制され、シート抵抗の上昇を抑制することができる。陰イオン含有領域１０６は平面視でゲート電極１１１からはみ出していてもよいが、絶縁膜１０５の平面視でゲート電極１１１と重なり合う部分のみに形成されていることが好ましい。シート抵抗の上昇をより効果的に抑制するためである。
次に、第１の実施形態に係る化合物半導体装置の製造方法について説明する。図２Ａ乃至図２Ｂは、第１の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
先ず、図２Ａ（ａ）に示すように、基板１０１上に、チャネル層１０２及びキャリア供給層１０４を形成する。次いで、図２Ａ（ｂ）に示すように、キャリア供給層１０４上に絶縁膜１０５を形成する。そして、熱処理を行って絶縁膜１０５中や界面に残存する水素イオンを離脱させる。この結果、閾値電圧が＋側にシフトして閾値電圧が浅くなる。その後、図２Ａ（ｃ）に示すように、絶縁膜１０５に２個の開口部を形成し、開口部の一方にソース電極１１２を、開口部の他方にドレイン電極１１３を形成する。そして、熱処理を行ってソース電極１１２及びドレイン電極１１３と２ＤＥＧとをオーミック接触させる。次いで、図２Ｂ（ｄ）に示すように、絶縁膜１０５の陰イオン含有領域１０６を形成する予定の領域を露出し、残部を覆うマスク１２１を絶縁膜１０５、ソース電極１１２及びドレイン電極１１３上に形成する。その後、図２Ｂ（ｅ）に示すように、陰イオンのイオン注入を行って陰イオン含有領域１０６を絶縁膜１０５の一部に形成する。続いて、図２Ｂ（ｆ）に示すように、平面視で陰イオン含有領域１０６の少なくとも一部と重なり合うように絶縁膜１０５上にゲート電極１１１を形成する。
そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置を完成させる。
この方法では、陰イオン含有領域１０６の形成前に絶縁膜１０５の熱処理及びオーミック接触を得るための熱処理が済んでいる。従って、陰イオン含有領域１０６の形成後に、陰イオン含有領域１０６から陰イオンが離脱するような熱処理は必要とされない。陰イオン含有領域１０６の形成後に絶縁膜１０５の熱処理を行う場合には、この熱処理中に陰イオン含有領域１０６から陰イオンが離脱し得る。絶縁膜１０５に陰イオンを注入して陰イオン含有領域１０６を形成するのではなく、陰イオンを含有する絶縁膜を形成し、その後に熱処理を行う場合にも、この熱処理中に陰イオンが離脱し得る。陰イオン含有領域１０６の形成後にオーミック接触を得るための熱処理を行う場合にも、この熱処理中に陰イオン含有領域１０６から陰イオンが離脱し得る。
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、高電子移動トランジスタ（ＨＥＭＴ）の一例である。図３は、第２の実施形態に係る化合物半導体装置の構成を示す断面図である。
第２の実施形態に係る化合物半導体装置２００には、図３に示すように、基板２０１、基板２０１上方のチャネル層２０２、チャネル層２０２上方のスペーサ層２０３、及びスペーサ層２０３上方のキャリア供給層２０４が含まれる。化合物半導体装置２００には、チャネル層２０２及びキャリア供給層２０４上方のゲート電極２１１、ソース電極２１２及びドレイン電極２１３、並びにソース電極２１２及びドレイン電極２１３の間でキャリア供給層２０４を覆う絶縁膜２０５が含まれる。ソース電極２１２及びドレイン電極２１３間でキャリア供給層２０４の表面にリセス２０７が形成されており、ゲート電極２１１はリセス２０７を跨ぐようにして形成されている。つまり、ゲート電極２１１には、平面視でリセス２０７と重なり合う部分と、リセス２０７の外側の部分（オーバーハング部）とが含まれる。絶縁膜２０５には、ゲート電極２１１下で陰イオンを含有する陰イオン含有領域２０６と、陰イオン含有領域２０６よりもソース電極２１２側又はドレイン電極２１３側に陰イオン含有領域２０６よりも陰イオンの含有量が小さい領域とが含まれる。本実施形態では、陰イオン含有領域２０６が第１の領域の一例であり、絶縁膜２０５の残部が第２の領域の一例である。
基板２０１は、例えばＳｉＣ基板、Ｓｉ基板、サファイア基板又はＧａＮ基板である。チャネル層２０２は、例えば、厚さが３μｍ程度で、意図的な不純物のドーピングがされていないＧａＮ層（ｉ型ＧａＮ層）である。スペーサ層２０３は、例えば、厚さが５ｎｍ程度で、意図的な不純物のドーピングがされていないＡｌＧａＮ層（ｉ型ＡｌＧａＮ層）である。キャリア供給層２０４は、例えば、厚さが３０ｎｍ程度で、ドナ不純物がドーピングされたＡｌＧａＮ層（ｎ型ＡｌＧａＮ層）である。例えばＳｉがドナ不純物として５×１０18ｃｍ-3程度の濃度でキャリア供給層２０４にドーピングされている。ゲート電極２１１は、例えば厚さが３０ｎｍ程度のＮｉ膜及びその上の厚さが４００ｎｍ程度のＡｕ膜を含み、ソース電極２１２及びドレイン電極２１３は、例えば厚さが２０ｎｍ程度のＴｉ膜及びその上の厚さが２００ｎｍ程度のＡｌ膜を含む。絶縁膜２０５は、例えば、厚さが２ｎｍ程度〜１００ｎｍ程度の、ＳｉＯ2膜、Ｓｉ3Ｎ4膜、ＳｉＯＮ膜若しくはＡｌ2Ｏ3膜又はこれらの任意の２種以上の積層体である。絶縁膜２０５の厚さは、例えば４０ｎｍである。陰イオン含有領域２０６には、例えば、フッ素イオンが１×１０18ｃｍ-3程度〜１×１０21ｃｍ-3程度の濃度で含まれている。フッ素イオンの含有量は、例えば１×１０19ｃｍ-3である。
本実施形態では、チャネル層２０２の上面近傍に２ＤＥＧが存在する。また、絶縁膜２０５に含まれる陰イオンはＨＥＭＴの閾値電圧を浅くする作用を有する。本実施形態では、陰イオン含有領域２０６がゲート電極２１１下にあるため、絶縁膜２０５の全体に陰イオンが含まれていない場合と比較して閾値電圧が浅い。従って、ゲートリーク電流の低減及び絶縁耐圧の確保のために十分な厚さの絶縁膜２０５を用いながら、浅い閾値電圧を得ることができる。
絶縁膜２０５の内部及びキャリア供給層２０４との界面には不可避的に欠陥が存在するが、絶縁膜２０５に含まれる陰イオンは閾値電圧の変動を抑制する作用をも有する。従って、本実施形態では、上記の欠陥に伴う閾値電圧の変動を抑制することができる。
このように、本実施形態によれば、ゲートリーク電流の上昇を回避しながら、閾値電圧を調整したり、閾値電圧の変動を抑制したりすることができる。
また、絶縁膜２０５に、陰イオン含有領域２０６よりも陰イオンの含有量が小さい領域が存在するため、陰イオンの含有に伴う２ＤＥＧの過剰な減少が抑制され、シート抵抗の上昇を抑制することができる。陰イオン含有領域２０６は平面視でゲート電極２１１からはみ出していてもよいが、絶縁膜２０５の平面視でゲート電極２１１と重なり合う部分のみに形成されていることが好ましい。シート抵抗の上昇をより効果的に抑制するためである。
次に、第２の実施形態に係る化合物半導体装置の製造方法について説明する。図４Ａ乃至図４Ｂは、第２の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
先ず、図４Ａ（ａ）に示すように、基板２０１上に、チャネル層２０２、スペーサ層２０３及びキャリア供給層２０４を形成する。チャネル層２０２、スペーサ層２０３及びキャリア供給層２０４は、例えば有機金属気相成長（metal organic vapor phase epitaxy：ＭＯＶＰＥ）法又は分子線エピタキシー（molecular beam epitaxy：ＭＢＥ）法等の結晶成長法により形成することができる。原料ガスとしては、例えばトリメチルアルミニウム（ＴＭＡ）ガス、トリメチルガリウム（ＴＭＧ）ガス及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。形成しようとする化合物半導体層に応じて、ＴＭＡガス及びＴＭＧガスの供給の有無並びに流量を適宜設定する。キャリア供給層２０４に含まれるシリコン（Ｓｉ）の原料としては、例えばシラン（ＳｉＨ4）を使用することができる。次いで、チャネル層２０２、スペーサ層２０３及びキャリア供給層２０４の積層構造に素子領域を画定する素子分離領域を形成する。素子分離領域の形成では、例えば、素子分離領域を形成する予定の領域を露出するフォトレジストのパターンをキャリア供給層２０４上に形成し、このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行う。このパターンをマスクとしてＡｒ等のイオン注入を行ってもよい。その後、素子領域内において、キャリア供給層２０４の表面の一部にリセス２０７を形成する。リセス２０７の形成では、例えば、リセス２０７を形成する予定の領域を露出するフォトレジストのパターンをキャリア供給層２０４上に形成し、このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行う。
続いて、図４Ａ（ｂ）に示すように、キャリア供給層２０４上に絶縁膜２０５を形成する。そして、熱処理を行って絶縁膜２０５中や界面に残存する水素イオンを離脱させる。この結果、閾値電圧が＋側にシフトして閾値電圧が浅くなる。絶縁膜２０５は、例えばプラズマ化学気相成長（chemical vapor deposition：ＣＶＤ）法又は原子層堆積（atomic layer deposition）法により形成することができる。この熱処理は、例えば、窒素雰囲気中、４００℃程度〜１０００℃程度で行う。この温度は、例えば８００℃程度とする。絶縁膜２０５を形成する前に、キャリア供給層２０４の表面をＮ2又はＮＨ3のプラズマに晒す処理を行っておくことが好ましい。この処理により、キャリア供給層２０４の表面に存在する自然酸化物が除去され、窒素空孔が補償されて界面欠陥が低減されるため、閾値の変動及び電流コラプスを抑制することができる。
次いで、ソース電極２１２を形成する予定の領域及びドレイン電極２１３を形成する予定の領域を露出するフォトレジストのパターンを絶縁膜２０５上に形成する。その後、このパターンをエッチングマスクとして、弗素系ガスを用いたドライエッチング又はバッファードフッ酸（ＢＨＦ）を用いたウェットエッチングにより絶縁膜２０５を除去し、塩素系ガスを用いたドライエッチングによりキャリア供給層２０４を除去する。このようにして開口部を２箇所に形成する。続いて、図４Ａ（ｃ）に示すように、開口部の一方にソース電極２１２を、開口部の他方にドレイン電極２１３を形成する。ソース電極２１２及びドレイン電極２１３は、例えばリフトオフ法により形成することができる。すなわち、上記のパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、Ｔｉ膜を形成し、その上にＡｌ膜を形成する。ソース電極２１２及びドレイン電極２１３の形成後には、例えば、窒素雰囲気中で熱処理を行ってソース電極２１２及びドレイン電極２１３と２ＤＥＧとをオーミック接触させる。この熱処理は、例えば、窒素雰囲気中、４００℃程度〜１０００℃程度で行う。この温度は、例えば６００℃程度とする。
次いで、図４Ｂ（ｄ）に示すように、絶縁膜２０５の陰イオン含有領域２０６を形成する予定の領域を露出し、残部を覆うマスク２２１を絶縁膜２０５、ソース電極２１２及びドレイン電極２１３上に形成する。マスク２２１は、例えばフォトレジストのパターンである。
その後、図４Ｂ（ｅ）に示すように、陰イオンのイオン注入を行って陰イオン含有領域２０６を絶縁膜２０５の一部に形成する。陰イオンのイオン注入では、ハロゲンイオン、例えばフッ素イオンを１０ｋｅＶのエネルギ、１×１０18ｃｍ-3程度〜１×１０21ｃｍ-3程度の濃度で注入する。絶縁膜２０５のリセス２０７の側面上の部分に陰イオンを注入するためには、斜め方向からのイオン注入を行うことが好ましい。
続いて、図４Ｂ（ｆ）に示すように、平面視で陰イオン含有領域２０６と重なり合うように絶縁膜２０５上にゲート電極２１１を形成する。ゲート電極２１１は、例えばリフトオフ法により形成することができる。すなわち、マスク２２１を成長マスクとして蒸着法により金属膜を形成し、マスク２２１をその上の金属膜と共に除去する。金属膜の形成では、例えば、Ｎｉ膜を形成し、その上にＡｕ膜を形成する。ゲート電極２１１の形成後には、例えば、窒素雰囲気中、１５０℃程度〜４５０℃程度で熱処理を行ってもよい。この熱処理により、配線の低抵抗化、コンタクト抵抗の低減、応力の緩和等の効果が得られる。この温度は、例えば３００℃程度とする。
そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置を完成させる。
この方法では、陰イオン含有領域２０６の形成前に絶縁膜２０５の熱処理及びオーミック接触のための熱処理が済んでいる。従って、陰イオン含有領域２０６の形成後に、陰イオン含有領域２０６から陰イオンが離脱するようなアニールは必要とされない。陰イオン含有領域２０６の形成後に絶縁膜２０５の熱処理を行う場合には、この熱処理中に陰イオン含有領域２０６から陰イオンが離脱し得る。絶縁膜２０５に陰イオンを注入して陰イオン含有領域２０６を形成するのではなく、陰イオンを含有する絶縁膜を形成し、その後に熱処理を行う場合にも、この熱処理中に陰イオンが離脱し得る。陰イオン含有領域２０６の形成後にオーミック接触を得るための熱処理を行う場合にも、この熱処理中に陰イオン含有領域２０６から陰イオンが離脱し得る。なお、ゲート電極２１１の形成後の１５０℃程度〜４５０℃程度での熱処理では陰イオンは離脱しない。
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、高電子移動トランジスタ（ＨＥＭＴ）の一例である。図５は、第３の実施形態に係る化合物半導体装置の構成を示す断面図である。
第３の実施形態に係る化合物半導体装置３００には、図５に示すように、基板３０１、基板３０１上方のチャネル層３０２、チャネル層３０２上方のスペーサ層３０３、及びスペーサ層３０３上方のキャリア供給層３０４が含まれる。化合物半導体装置３００には、チャネル層３０２及びキャリア供給層３０４上方のゲート電極３１１、ソース電極３１２及びドレイン電極３１３、並びにソース電極３１２及びドレイン電極３１３の間でキャリア供給層３０４を覆う絶縁膜３０５が含まれる。ソース電極３１２及びドレイン電極３１３間で絶縁膜３０５に開口部３０７が形成されており、ゲート電極３１１は開口部３０７を通じてキャリア供給層３０４とショットキー接触している。つまり、ゲート電極３１１には、平面視で開口部３０７と重なり合う部分と、開口部３０７の外側の部分（オーバーハング部）とが含まれる。絶縁膜３０５には、ゲート電極３１１下で陰イオンを含有する陰イオン含有領域３０６と、陰イオン含有領域３０６よりもソース電極３１２側又はドレイン電極３１３側に陰イオン含有領域３０６よりも陰イオンの含有量が小さい領域とが含まれる。本実施形態では、陰イオン含有領域３０６が第１の領域の一例であり、絶縁膜３０５の残部が第２の領域の一例である。
基板３０１、チャネル層３０２、スペーサ層３０３及びキャリア供給層３０４の材料及び厚さは、それぞれ基板２０１、チャネル層２０２、スペーサ層２０３及びキャリア供給層２０４の材料及び厚さと同様である。ゲート電極３１１、ソース電極３１２及びドレイン電極３１３の材料及び厚さは、それぞれゲート電極２１１、ソース電極２１２及びドレイン電極２１３の材料及び厚さと同様である。絶縁膜３０５及び陰イオン含有領域３０６の材料及び厚さは、それぞれ絶縁膜２０５及び陰イオン含有領域２０６の材料及び厚さと同様である。
本実施形態では、チャネル層３０２の上面近傍に２ＤＥＧが存在する。また、絶縁膜３０５に含まれる陰イオンはＨＥＭＴの閾値電圧を浅くする作用を有する。本実施形態では、陰イオン含有領域３０６がゲート電極３１１下にあるため、絶縁膜３０５の全体に陰イオンが含まれていない場合と比較して閾値電圧が浅い。従って、ゲートリーク電流の低減及び絶縁耐圧の確保のために十分な厚さの絶縁膜３０５を用いながら、浅い閾値電圧を得ることができる。
絶縁膜３０５の内部及びキャリア供給層３０４との界面には不可避的に欠陥が存在するが、絶縁膜３０５に含まれる陰イオンは閾値電圧の変動を抑制する作用をも有する。従って、本実施形態では、上記の欠陥に伴う閾値電圧の変動を抑制することができる。
このように、本実施形態によれば、ゲートリーク電流の上昇を回避しながら、閾値電圧を調整したり、閾値電圧の変動を抑制したりすることができる。
また、絶縁膜３０５に、陰イオン含有領域３０６よりも陰イオンの含有量が小さい領域が存在するため、陰イオンの含有に伴う２ＤＥＧの過剰な減少が抑制され、シート抵抗の上昇を抑制することができる。陰イオン含有領域３０６は平面視でゲート電極３１１からはみ出していてもよいが、絶縁膜３０５の平面視でゲート電極３１１と重なり合う部分のみに形成されていることが好ましい。シート抵抗の上昇をより効果的に抑制するためである。
次に、第３の実施形態に係る化合物半導体装置の製造方法について説明する。図６Ａ乃至図６Ｂは、第３の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
先ず、図６Ａ（ａ）に示すように、基板３０１上に、チャネル層３０２、スペーサ層３０３及びキャリア供給層３０４を形成する。次いで、チャネル層３０２、スペーサ層３０３及びキャリア供給層３０４の積層構造に素子領域を画定する素子分離領域を形成する。
その後、図６Ａ（ｂ）に示すように、キャリア供給層３０４上に絶縁膜３０５を形成する。そして、熱処理を行って絶縁膜３０５中や界面に残存する水素イオンを離脱させる。この結果、閾値電圧が＋側にシフトして閾値電圧が浅くなる。絶縁膜３０５を形成する前に、キャリア供給層３０４の表面をＮ2又はＮＨ3のプラズマに晒す処理を行っておくことが好ましい。この処理により、キャリア供給層２０４の表面に存在する自然酸化物が除去され、窒素空孔が補償されて界面欠陥が低減されるため、閾値の変動及び電流コラプスを抑制することができる。
続いて、ソース電極３１２を形成する予定の領域及びドレイン電極３１３を形成する予定の領域を露出するフォトレジストのパターンを絶縁膜３０５上に形成する。次いで、このパターンをエッチングマスクとして、弗素系ガスを用いたドライエッチング又はバッファードフッ酸（ＢＨＦ）を用いたウェットエッチングにより絶縁膜３０５を除去し、塩素系ガスを用いたドライエッチングによりキャリア供給層３０４を除去する。このようにして開口部を２箇所に形成する。その後、図６Ａ（ｃ）に示すように、開口部の一方にソース電極３１２を、開口部の他方にドレイン電極３１３を形成する。ソース電極３１２及びドレイン電極３１３の形成後には、例えば、窒素雰囲気中で熱処理を行ってソース電極３１２及びドレイン電極３１３と２ＤＥＧとをオーミック接触させる。この熱処理は、例えば、窒素雰囲気中、４００℃程度〜１０００℃程度で行う。この温度は、例えば６００℃程度とする。
続いて、図６Ｂ（ｄ）に示すように、絶縁膜３０５の陰イオン含有領域３０６を形成する予定の領域を露出し、残部を覆うマスク３２１を絶縁膜３０５、ソース電極３１２及びドレイン電極３１３上に形成する。マスク３２１は、例えばフォトレジストのパターンである。
次いで、図６Ｂ（ｅ）に示すように、陰イオンのイオン注入を行って陰イオン含有領域３０６を絶縁膜３０５の一部に形成する。陰イオンのイオン注入では、ハロゲンイオン、例えばフッ素イオンを１０ｋｅＶのエネルギ、１×１０18ｃｍ-3程度〜１×１０21ｃｍ-3程度の濃度で注入する。
その後、図６Ｂ（ｆ）に示すように、陰イオン含有領域３０６に開口部３０７を形成する。開口部３０７の形成では、開口部３０７を形成する予定の領域を露出するフォトレジストのパターンを絶縁膜３０５、ソース電極３１２及びドレイン電極３１３上に形成し、このパターンをエッチングマスクとして、弗素系ガスを用いたドライエッチング又はバッファードフッ酸（ＢＨＦ）を用いたウェットエッチングを行う。開口部３０７の形成後には、平面視で陰イオン含有領域３０６と重なり合うように絶縁膜３０５上にゲート電極３１１を形成する。ゲート電極３１１は、例えばリフトオフ法により形成することができる。すなわち、ゲート電極３１１を形成する予定の領域を露出し、残部を覆うフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。ゲート電極３１１の形成後には、例えば、窒素雰囲気中、１５０℃程度〜４５０℃程度で熱処理を行ってもよい。この熱処理により、配線の低抵抗化、コンタクト抵抗の低減、応力の緩和等の効果が得られる。この温度は、例えば３００℃程度とする。
そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置を完成させる。
この方法では、陰イオン含有領域３０６の形成前に絶縁膜３０５の熱処理及びオーミック接触のための熱処理が済んでいる。従って、陰イオン含有領域３０６の形成後に、陰イオン含有領域３０６から陰イオンが離脱するようなアニールは必要とされない。陰イオン含有領域３０６の形成後に絶縁膜３０５の熱処理を行う場合には、この熱処理中に陰イオン含有領域３０６から陰イオンが離脱し得る。絶縁膜３０５に陰イオンを注入して陰イオン含有領域３０６を形成するのではなく、陰イオンを含有する絶縁膜を形成し、その後に熱処理を行う場合にも、この熱処理中に陰イオンが離脱し得る。陰イオン含有領域３０６の形成後にオーミック接触を得るための熱処理を行う場合にも、この熱処理中に陰イオン含有領域３０６から陰イオンが離脱し得る。なお、ゲート電極３１１の形成後の１５０℃程度〜４５０℃程度での熱処理では陰イオンは離脱しない。
ここで、第２の実施形態の変形例について説明する。図７Ａ乃至図７Ｄは、第２の実施形態の変形例を示す断面図である。
図７Ａに示す第１の変形例では、陰イオン含有領域２０６に、フッ素イオンの濃度が第１の値の層２３１、及びフッ素イオンの濃度が第１の値とは異なる第２の値の層２３２が含まれる。第１の値、第２の値のどちらが大きくてもよい。このような陰イオン含有領域２０６は、例えば、イオン注入の際のエネルギ及び濃度を調整することで形成することができる。第１の変形例のようにフッ素イオンの濃度が不連続に変化するのではなく、陰イオン含有領域２０６内でフッ素イオンの濃度が連続的に変化していてもよい。
図７Ｂに示す第２の変形例では、陰イオン含有領域２０６が絶縁膜２０５の残部よりも薄い。このような陰イオン含有領域２０６は、例えば、陰イオンの注入後でゲート電極２１１の形成前に陰イオン含有領域２０６をエッチングすることにより形成することができる。
図７Ｃに示す第３の変形例では、キャリア供給層２０４のリセス２０７下の部分に陰イオン含有領域２４１が形成されている。陰イオン含有領域２４１は、例えば、ソース電極２１２及びドレイン電極２１３と２ＤＥＧとのオーミック接触を得るための熱処理後でゲート電極２１１の形成前に形成することが好ましい。
図７Ｄに示す第４の変形例では、キャリア供給層２０４の陰イオン含有領域２０６下の部分に陰イオン含有領域２５１が形成されている。陰イオン含有領域２５１は、例えば、マスク２２１を用いた陰イオンの注入を、陰イオン含有領域２０６の形成前又は形成後に行うことにより形成することができる。
次に、第３の実施形態の変形例について説明する。図８Ａ乃至図８Ｄは、第３の実施形態の変形例を示す断面図である。
図８Ａに示す第１の変形例では、陰イオン含有領域３０６に、フッ素イオンの濃度が第１の値の層３３１、及びフッ素イオンの濃度が第１の値とは異なる第２の値の層３３２が含まれる。第１の値、第２の値のどちらが大きくてもよい。このような陰イオン含有領域３０６は、例えば、イオン注入の際のエネルギ及び濃度を調整することで形成することができる。
図８Ｂに示す第２の変形例では、陰イオン含有領域３０６が絶縁膜３０５の残部よりも薄い。このような陰イオン含有領域３０６は、例えば、陰イオンの注入後でゲート電極３１１の形成前に陰イオン含有領域３０６をエッチングすることにより形成することができる。
図８Ｃに示す第３の変形例では、キャリア供給層３０４の開口部３０７下の部分に陰イオン含有領域３４１が形成されている。陰イオン含有領域３４１は、例えば、ソース電極３１２及びドレイン電極３１３と２ＤＥＧとのオーミック接触を得るための熱処理後でゲート電極３１１の形成前に形成することが好ましい。
図８Ｄに示す第４の変形例では、キャリア供給層３０４の陰イオン含有領域３０６下の部分に陰イオン含有領域３５１が形成されている。陰イオン含有領域３５１は、例えば、マスク３２１を用いた陰イオンの注入を、陰イオン含有領域３０６の形成前又は形成後に行うことにより形成することができる。
これら種々の変形例によれば、より細かく閾値電圧を調整することが可能となる。
なお、第３の実施形態又はその変形例において、キャリア供給層３０４の表面にゲートリセスが形成されていてもよい。絶縁膜１０５、２０５又は３０５の材料はＳｉＯ2、Ｓｉ3Ｎ4、ＳｉＯＮ又はＡｌ2Ｏ3に限定されない。絶縁膜１０５、２０５又は３０５に含まれるハロゲンイオンが、塩素イオン、臭素イオン、ヨウ素イオン又はアスタチンイオンであってもよい。絶縁膜１０５、２０５又は３０５にハロゲンイオン以外の陰イオンが含まれていてもよい。
ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。
基板として、ＳｉＣ基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。各層の厚さ及び材料等も上述の実施形態のものに限定されない。
次に、本願発明者が行った実験について説明する。
（第１の実験）
第１の実験では、標準試料Ｒ及び４種類の試料Ｓ１〜Ｓ４を作製した。標準試料Ｒの作製では、基板上に、チャネル層、スペーサ層及びキャリア供給層をＭＯＶＰＥ法により形成した。次いで、キャリア供給層上に絶縁膜を形成し、第１の実施形態と同様にゲート電極を形成した。試料Ｓ１の作製では、絶縁膜の形成前にキャリア供給層の表面をＮＨ3プラズマに晒す処理を行った。他の処理は標準試料Ｒの作製と同様である。試料Ｓ２の作製では、絶縁膜の形成後に絶縁膜の熱処理を７００℃以上で行った。他の処理は標準試料Ｒの作製と同様である。試料Ｓ３の作製では、絶縁膜の形成前にキャリア供給層の表面をＮＨ3プラズマに晒す処理を行い、絶縁膜の形成後に絶縁膜の熱処理を７００℃以上で行った。他の処理は標準試料Ｒの作製と同様である。試料Ｓ４の作製では、絶縁膜の形成後に絶縁膜の熱処理を７００℃以上で行い、ゲート電極の形成前に絶縁膜にフッ素イオンを１×１０19ｃｍ-3注入した。他の処理は標準試料Ｒの作製と同様である。
そして、標準試料Ｒ及び試料Ｓ１〜Ｓ４の各々について、閾値電圧を５回測定した。この結果を図９に示す。図９（ａ）には、標準試料Ｒにおいて１回目に測定された閾値電圧を基準とした閾値電圧のずれの量（シフト量）を示す。図９（ｂ）には、標準試料Ｒ及び試料Ｓ１〜Ｓ４の各々における１回目の測定と５回目の測定との間の閾値電圧の変動量ΔＶｔｈを示す。
図９（ａ）から、絶縁膜の熱処理及び陰イオンの含有は閾値電圧を浅くする作用を有することが明らかである。図９（ｂ）から、キャリア供給層の表面の処理及び陰イオンの含有は閾値電圧の変動を抑制する作用を有することが明らかである。従って、陰イオンを含有する絶縁膜を用いることにより、閾値電圧を浅くし、閾値電圧の変動を抑制することができるといえる。
（第２の実験）
第２の実験では、絶縁膜に含まれる陰イオンの量がシート抵抗に及ぼす影響について調査した。具体的には、種々の濃度でフッ素イオンを絶縁膜に含有させた試料を作製し、これらのシート抵抗（Ｒｓ）を測定し、第１の実験の標準試料Ｒのシート抵抗（ＲｓR）に対する比（Ｒｓ／ＲｓR）を求めた。この結果を図１０に示す。
図１０に示すように、フッ素イオンの濃度が１×１０19ｃｍ-3以下であれば、シート抵抗の上昇は僅かであり、良好な特性が得られる。陰イオンは絶縁膜の膜中欠陥（不対電子）の終端化に使われる。絶縁膜の膜中欠陥の濃度が概ね１×１０19ｃｍ-3のオーダであるため、これと同程度の濃度の陰イオンは終端化に消費される。陰イオンが膜中欠陥に対して過剰であると、過剰な分の陰イオンにより、バンドが持ち上がったり、２ＤＥＧに斥力が作用したりして、シート抵抗が上昇する。従って、１×１０19ｃｍ-3以下の陰イオンが含まれていてもよい。また、陰イオンの濃度が１×１０21ｃｍ-3以上であると、ノーマリオフ動作となる。従って、１×１０21ｃｍ-3以上の陰イオンを含ませることによりデバイスをノーマリオフ動作としてもよい。
（第３の実験）
第３の実験では、絶縁膜の厚さの変化及び陰イオンの濃度の変化が閾値電圧に及ぼす影響について調査した。具体的には、絶縁膜としてシリコン窒化膜を用い、陰イオンとしてフッ素イオンを用い、フッ素イオンの濃度を変化させながら、シリコン窒化膜の厚さの増減と閾値電圧のずれの量（シフト量）との関係を求めた。この結果を図１１に示す。図１１中の実線はフッ素イオンの濃度が０ｃｍ-3の場合の試料Ｓ２に相当する結果を示し、破線はフッ素イオンの濃度が５×１０18ｃｍ-3の場合の結果を示し、一点鎖線はフッ素イオンの濃度が１×１０19ｃｍ-3の場合の結果を示し、二点鎖線はフッ素イオンの濃度が１．５×１０19ｃｍ-3の場合の結果を示す。図１１から、フッ素イオンの濃度が高くなるほど閾値電圧が浅くなり、絶縁膜が厚くなるほど閾値電圧が深くなることが明らかである。従って、耐圧の向上及びゲートリーク電流の低減等のために絶縁膜を厚くするとしても、フッ素イオンを含有させることで閾値電圧を浅くすることができる。
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、ＨＥＭＴのディスクリートパッケージに関する。図１２は、第４の実施形態に係るディスクリートパッケージを示す図である。
第４の実施形態では、図１２に示すように、第１〜第３の実施形態のいずれかのＨＥＭＴのＨＥＭＴチップ１２１０の裏面がはんだ等のダイアタッチ剤１２３４を用いてランド（ダイパッド）１２３３に固定されている。また、ドレイン電極１１３、２１３又は３１３が接続されたドレインパッド１２２６ｄに、Ａｌワイヤ等のワイヤ１２３５ｄが接続され、ワイヤ１２３５ｄの他端が、ランド１２３３と一体化しているドレインリード１２３２ｄに接続されている。ソース電極１１２、２１２又は３１２に接続されたソースパッド１２２６ｓにＡｌワイヤ等のワイヤ１２３５ｓが接続され、ワイヤ１２３５ｓの他端がランド１２３３から独立したソースリード１２３２ｓに接続されている。ゲート電極１１１、２１１又は３１１に接続されたゲートパッド１２２６ｇにＡｌワイヤ等のワイヤ１２３５ｇが接続され、ワイヤ１２３５ｇの他端がランド１２３３から独立したゲートリード１２３２ｇに接続されている。そして、ゲートリード１２３２ｇの一部、ドレインリード１２３２ｄの一部及びソースリード１２３２ｓの一部が突出するようにして、ランド１２３３及びＨＥＭＴチップ１２１０等がモールド樹脂１２３１によりパッケージングされている。
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ１２１０をはんだ等のダイアタッチ剤１２３４を用いてリードフレームのランド１２３３に固定する。次いで、ワイヤ１２３５ｇ、１２３５ｄ及び１２３５ｓを用いたボンディングにより、ゲートパッド１２２６ｇをリードフレームのゲートリード１２３２ｇに接続し、ドレインパッド１２２６ｄをリードフレームのドレインリード１２３２ｄに接続し、ソースパッド１２２６ｓをリードフレームのソースリード１２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂１２３１を用いた封止を行う。続いて、リードフレームを切り離す。
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図１３は、第５の実施形態に係るＰＦＣ回路を示す結線図である。
ＰＦＣ回路１２５０には、スイッチ素子（トランジスタ）１２５１、ダイオード１２５２、チョークコイル１２５３、コンデンサ１２５４及び１２５５、ダイオードブリッジ１２５６、並びに交流電源（ＡＣ）１２５７が設けられている。そして、スイッチ素子１２５１のドレイン電極と、ダイオード１２５２のアノード端子及びチョークコイル１２５３の一端子とが接続されている。スイッチ素子１２５１のソース電極と、コンデンサ１２５４の一端子及びコンデンサ１２５５の一端子とが接続されている。コンデンサ１２５４の他端子とチョークコイル１２５３の他端子とが接続されている。コンデンサ１２５５の他端子とダイオード１２５２のカソード端子とが接続されている。また、スイッチ素子１２５１のゲート電極にはゲートドライバが接続されている。コンデンサ１２５４の両端子間には、ダイオードブリッジ１２５６を介してＡＣ１２５７が接続される。コンデンサ１２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子１２５１に、第１〜第３の実施形態のいずれかのＨＥＭＴが用いられている。
ＰＦＣ回路１２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子１２５１をダイオード１２５２及びチョークコイル１２５３等に接続する。
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、ＨＥＭＴを備えた電源装置に関する。図１４は、第６の実施形態に係る電源装置を示す結線図である。
電源装置には、高圧の一次側回路１２６１及び低圧の二次側回路１２６２、並びに一次側回路１２６１と二次側回路１２６２との間に配設されるトランス１２６３が設けられている。
一次側回路１２６１には、第５の実施形態に係るＰＦＣ回路１２５０、及びＰＦＣ回路１２５０のコンデンサ１２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路１２６０が設けられている。フルブリッジインバータ回路１２６０には、複数（ここでは４つ）のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄが設けられている。
二次側回路１２６２には、複数（ここでは３つ）のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃが設けられている。
本実施形態では、一次側回路１２６１を構成するＰＦＣ回路１２５０のスイッチ素子１２５１、並びにフルブリッジインバータ回路１２６０のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄに、第１〜第３の実施形態のいずれかのＨＥＭＴが用いられている。一方、二次側回路１２６２のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、ＨＥＭＴを備えた増幅器に関する。図１５は、第７の実施形態に係る増幅器を示す結線図である。
増幅器には、ディジタル・プレディストーション回路１２７１、ミキサー１２７２ａ及び１２７２ｂ、並びにパワーアンプ１２７３が設けられている。
ディジタル・プレディストーション回路１２７１は、入力信号の非線形歪みを補償する。ミキサー１２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ１２７３は、第１〜第３の実施形態のいずれかのＨＥＭＴを備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー１２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路１２７１に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
基板と、
前記基板上方のチャネル層と、
前記チャネル層上方のキャリア供給層と、
前記チャネル層及び前記キャリア供給層上方のゲート電極、ソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の間で前記キャリア供給層を覆う絶縁膜と、
を有し、
前記絶縁膜は、
前記ゲート電極下で陰イオンを含有する第１の領域と、
前記第１の領域よりも前記ソース電極側又は前記ドレイン電極側に前記第１の領域よりも陰イオンの含有量が小さい第２の領域と、
を有することを特徴とする化合物半導体装置。
（付記２）
前記第１の領域は、前記絶縁膜の平面視で前記ゲート電極と重なり合う部分のみに形成されていることを特徴とする付記１に記載の化合物半導体装置。
（付記３）
前記第１の領域は、前記陰イオンの濃度が相違する複数の層を含むことを特徴とする付記１又は２に記載の化合物半導体装置。
（付記４）
前記第１の領域は前記第２の領域より薄いことを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。
（付記５）
前記キャリア供給層は、前記ゲート電極下で陰イオンを含有する第３の領域を有することを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
（付記６）
前記陰イオンはハロゲンイオンであることを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。
（付記７）
付記１乃至６のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
（付記８）
付記１乃至６のいずれか１項に記載の化合物半導体装置を有することを特徴とする増幅器。
（付記９）
基板上方にチャネル層を形成する工程と、
前記チャネル層上方にキャリア供給層を形成する工程と、
前記チャネル層及び前記キャリア供給層上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、
前記ソース電極及び前記ドレイン電極の間で前記キャリア供給層を覆う絶縁膜を形成する工程と、
前記絶縁膜に選択的に陰イオンを注入して、前記絶縁膜に、前記ゲート電極下で陰イオンを含有する第１の領域と、前記第１の領域よりも前記ソース電極側又は前記ドレイン電極側に前記第１の領域よりも陰イオンの含有量が小さい第２の領域と、を含ませる工程と、
を有することを特徴とする化合物半導体装置の製造方法。
（付記１０）
前記ソース電極及び前記ドレイン電極を形成した後に第１の熱処理を行って前記ソース電極及び前記ドレイン電極を前記チャネル層内の２次元電子ガスとオーミック接触させる工程を有し、
前記陰イオンの注入は前記第１の熱処理の後に行うことを特徴とする付記９に記載の化合物半導体装置の製造方法。
（付記１１）
前記絶縁膜を形成した後に第２の熱処理を行って水素イオンを離脱させる工程を有し、
前記陰イオンの注入は前記第２の熱処理の後に行うことを特徴とする付記９又は１０に記載の化合物半導体装置の製造方法。
（付記１２）
前記第１の領域は、前記絶縁膜の平面視で前記ゲート電極と重なり合う部分のみに形成することを特徴とする付記９乃至１１のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１３）
前記第１の領域は、前記陰イオンの濃度が相違する複数の層を含むことを特徴とする付記９乃至１２のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１４）
前記第１の領域を前記第２の領域より薄化する工程を有することを特徴とする付記９乃至１３のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１５）
前記キャリア供給層に、前記ゲート電極下で陰イオンを含有する第３の領域を形成する工程を有することを特徴とする付記９乃至１４のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１６）
前記陰イオンはハロゲンイオンであることを特徴とする付記９乃至１５のいずれか１項に記載の化合物半導体装置の製造方法。
１００、２００、３００：化合物半導体装置
１０１、２０１、３０１：基板
１０２、２０２、３０２：チャネル層
１０４、２０４、３０４：キャリア供給層
１０５、２０５、３０５：絶縁膜
１０６、２０６、３０６：陰イオン含有領域
１１１、２１１、３１１：ゲート電極
１１２、２１２、３１２：ソース電極
１１３、２１３、３１３：ドレイン電極

Claims (6)

  1. 基板と、
    前記基板上方のチャネル層と、
    前記チャネル層上方のキャリア供給層と、
    前記チャネル層及び前記キャリア供給層上方のゲート電極、ソース電極及びドレイン電極と、
    前記ソース電極及び前記ドレイン電極の間で前記キャリア供給層を覆う絶縁膜と、
    を有し、
    前記絶縁膜は、
    前記ゲート電極下で陰イオンを含有する第１の領域と、
    前記第１の領域よりも前記ソース電極側又は前記ドレイン電極側に前記第１の領域よりも陰イオンの含有量が小さい第２の領域と、
    を有することを特徴とする化合物半導体装置。
  2. 前記第１の領域は、前記絶縁膜の平面視で前記ゲート電極と重なり合う部分のみに形成されていることを特徴とする請求項１に記載の化合物半導体装置。
  3. 基板上方にチャネル層を形成する工程と、
    前記チャネル層上方にキャリア供給層を形成する工程と、
    前記チャネル層及び前記キャリア供給層上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、
    前記ソース電極及び前記ドレイン電極の間で前記キャリア供給層を覆う絶縁膜を形成する工程と、
    前記絶縁膜に選択的に陰イオンを注入して、前記絶縁膜に、前記ゲート電極下で陰イオンを含有する第１の領域と、前記第１の領域よりも前記ソース電極側又は前記ドレイン電極側に前記第１の領域よりも陰イオンの含有量が小さい第２の領域と、を含ませる工程と、
    を有することを特徴とする化合物半導体装置の製造方法。
  4. 前記ソース電極及び前記ドレイン電極を形成した後に第１の熱処理を行って前記ソース電極及び前記ドレイン電極を前記チャネル層内の２次元電子ガスとオーミック接触させる工程を有し、
    前記陰イオンの注入は前記第１の熱処理の後に行うことを特徴とする請求項３に記載の化合物半導体装置の製造方法。
  5. 前記絶縁膜を形成した後に第２の熱処理を行って水素イオンを離脱させる工程を有し、
    前記陰イオンの注入は前記第２の熱処理の後に行うことを特徴とする請求項３又は４に記載の化合物半導体装置の製造方法。
  6. 前記第１の領域は、前記絶縁膜の平面視で前記ゲート電極と重なり合う部分のみに形成することを特徴とする請求項３乃至５のいずれか１項に記載の化合物半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019153725A (ja) * 2018-03-06 2019-09-12 株式会社東芝 半導体装置、半導体装置の製造方法、電源回路、及び、コンピュータ

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI701715B (zh) * 2017-06-06 2020-08-11 黃知澍 N-face III族/氮化物磊晶結構及其主動元件與其積體化之極性反轉製作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008130672A (ja) * 2006-11-17 2008-06-05 Furukawa Electric Co Ltd:The 窒化物系半導体ヘテロ接合電界効果トランジスタ
JP2010219247A (ja) * 2009-03-16 2010-09-30 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2011014789A (ja) * 2009-07-03 2011-01-20 Furukawa Electric Co Ltd:The 窒化物系半導体電界効果トランジスタ
JP2012124441A (ja) * 2010-12-10 2012-06-28 Fujitsu Ltd 半導体装置の製造方法
JP2013207274A (ja) * 2012-03-29 2013-10-07 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2014207287A (ja) * 2013-04-11 2014-10-30 株式会社デンソー Ｈｅｍｔを備えた半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007027276A (ja) 2005-07-13 2007-02-01 Oki Electric Ind Co Ltd 半導体素子の製造方法及び半導体素子
EP2312634B1 (en) 2005-09-07 2019-12-25 Cree, Inc. Transistors with fluorine treatment
JP5065616B2 (ja) 2006-04-21 2012-11-07 株式会社東芝 窒化物半導体素子
JP5347228B2 (ja) 2007-03-05 2013-11-20 日本電気株式会社 電界効果トランジスタ
JP2010186943A (ja) 2009-02-13 2010-08-26 Sharp Corp 窒化物半導体装置
JP5776143B2 (ja) * 2010-07-06 2015-09-09 サンケン電気株式会社 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008130672A (ja) * 2006-11-17 2008-06-05 Furukawa Electric Co Ltd:The 窒化物系半導体ヘテロ接合電界効果トランジスタ
JP2010219247A (ja) * 2009-03-16 2010-09-30 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2011014789A (ja) * 2009-07-03 2011-01-20 Furukawa Electric Co Ltd:The 窒化物系半導体電界効果トランジスタ
JP2012124441A (ja) * 2010-12-10 2012-06-28 Fujitsu Ltd 半導体装置の製造方法
JP2013207274A (ja) * 2012-03-29 2013-10-07 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2014207287A (ja) * 2013-04-11 2014-10-30 株式会社デンソー Ｈｅｍｔを備えた半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019153725A (ja) * 2018-03-06 2019-09-12 株式会社東芝 半導体装置、半導体装置の製造方法、電源回路、及び、コンピュータ

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