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JP2016207818A - 化合物半導体装置及びその製造方法 - Google Patents

化合物半導体装置及びその製造方法 Download PDF

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JP2016207818A JP2015087119A JP2015087119A JP2016207818A JP 2016207818 A JP2016207818 A JP 2016207818A JP 2015087119 A JP2015087119 A JP 2015087119A JP 2015087119 A JP2015087119 A JP 2015087119A JP 2016207818 A JP2016207818 A JP 2016207818A
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Michihito Nishimori
理人 西森
忠紘 今田
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忠紘 今田
雷 朱
Ryoi Chu
雷 朱
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Fujitsu Ltd
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Abstract

【課題】ドレイン電極に高電圧が印加されてもリーク電流を抑制することができる化合物半導体装置及びその製造方法を提供する。【解決手段】基板１０１と、基板１０１の上方に設けられた核形成層１０２と、核形成層１０２の上方に設けられた、第１のバッファ層１０４と、核形成層１０２と第１のバッファ層１０４との間に設けられた、第１のバッファ層１０４よりも高濃度でアクセプタ不純物元素又はドナー不純物元素を含む第２のバッファ層１０３と、第１のバッファ層１０４に接して設けられたキャリア走行層１０５と、キャリア走行層１０５の上方に設けられたキャリア供給層１０６と、キャリア供給層１０６の上方に設けられた、ゲート電極１１１、ソース電極１１２及びドレイン電極１１３と、が含まれる。【選択図】図１

Description

本発明は、化合物半導体装置及びその製造方法等に関する。
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を有している。このため、これらの特性を利用して窒化物半導体を高耐圧及び高出力の半導体デバイスに適用することについて種々の検討が行われている。例えば、窒化物半導体の一種であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きい。このため、ＧａＮは、高い破壊電界強度を有しており、高電圧動作及び高出力を得る電源用の半導体デバイスの材料として極めて有望である。
窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えば、ＧａＮ系ＨＥＭＴでは、ＧａＮをキャリア走行層（チャネル層）、ＡｌＧａＮをキャリア供給層（バリア層）に用いたＡｌＧａＮ／ＧａＮ−ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ−ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。そして、この歪みにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（two-dimensional electron gas：２ＤＥＧ）が得られる。このため、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴは、基地局の送信電力増幅器、高効率のスイッチ素子、電気自動車等に好適な高耐圧電力デバイスとして期待されている。
しかしながら、ドレイン電極に高電圧が印加されるとドレイン電極とＳｉ基板との間にリーク電流が流れたり、十分な破壊耐圧が得られなかったりする。これらは、特に、低コスト化のために基板の材料にＳｉが用いられた場合に顕著である。炭素を含有する超格子構造のバッファ層を用いる技術も提案されているが、十分な耐圧を得ることはできない。
特開２００８−１７１８４３号公報 特開２０１３−３０７２５号公報
本発明の目的は、ドレイン電極に高電圧が印加されてもリーク電流を抑制することができる化合物半導体装置及びその製造方法を提供することにある。
化合物半導体装置の一態様には、基板と、前記基板の上方に設けられた核形成層と、前記核形成層の上方に設けられた、第１のバッファ層と、前記核形成層と前記第１のバッファ層との間に設けられた、前記第１のバッファ層よりも高濃度でアクセプタ不純物元素又はドナー不純物元素を含む第２のバッファ層と、前記第１のバッファ層に接して設けられたキャリア走行層と、前記キャリア走行層の上方に設けられたキャリア供給層と、前記キャリア供給層の上方に設けられた、ゲート電極、ソース電極及びドレイン電極と、が含まれる。
化合物半導体装置の製造方法の一態様では、基板上方に核形成層を形成し、前記核形成層上方に第１のバッファ層を形成し、前記核形成層と前記第１のバッファ層との間に、前記第１のバッファ層よりも高濃度でアクセプタ不純物元素又はドナー不純物元素を含む第２のバッファ層を形成し、前記第１のバッファ層に接するキャリア走行層を形成し、前記キャリア走行層の上方にキャリア供給層を形成し、前記キャリア供給層の上方に、ゲート電極、ソース電極及びドレイン電極を形成する。
上記の化合物半導体装置等によれば、適切な第２のバッファ層が含まれるため、ドレイン電極に高電圧が印加されてもリーク電流を抑制することができる。
第１の実施形態に係る化合物半導体装置の構成を示す断面図である。 第１の実施形態に係る化合物半導体装置のバンド構造を示す図である。 参考例の構成を示す断面図である。 参考例のバンド構造を示す図である。 シミュレーションのモデルを示す断面図である。 電圧とリーク電流との関係を示す図である。 モデルのバンド構造を示す図である。 第１の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。 第２の実施形態に係る化合物半導体装置の構成を示す断面図である。 第２の実施形態に係る化合物半導体装置のバンド構造を示す図である。 第３の実施形態に係る化合物半導体装置の構成を示す断面図である。 第３の実施形態に係る化合物半導体装置のバンド構造を示す図である。 第４の実施形態に係る化合物半導体装置の構成を示す断面図である。 ｐ型のキャリアの濃度と下部バッファ層に生じる空乏層の厚さとの関係を示す図である。 不純物の活性化エネルギが低い場合の下部バッファ層の変化を示す図である。 不純物の活性化エネルギが高い場合の下部バッファ層の変化を示す図である。 不純物がドーピングされた核形成層を示す断面図である。 超格子構造の上部バッファ層を示す断面図である。 第５の実施形態に係るディスクリートパッケージを示す図である。 第６の実施形態に係るＰＦＣ回路を示す結線図である。 第７の実施形態に係る電源装置を示す結線図である。 第８の実施形態に係る増幅器を示す結線図である。
以下、実施形態について添付の図面を参照しながら具体的に説明する。
（第１の実施形態）
先ず、第１の実施形態について説明する。第１の実施形態は、高電子移動トランジスタ（ＨＥＭＴ）の一例である。図１は、第１の実施形態に係る化合物半導体装置の構成を示す断面図である。図２は、第１の実施形態に係る化合物半導体装置のバンド構造を示す図である。
第１の実施形態に係る化合物半導体装置１００には、図１に示すように、基板１０１、基板１０１上方の核形成層１０２、核形成層１０２上方の下部バッファ層１０３、及び下部バッファ層１０３上方の上部バッファ層１０４が含まれる。化合物半導体装置１００には、上部バッファ層１０４上方のキャリア走行層（チャネル層）１０５及びキャリア供給層１０６、並びにキャリア走行層１０５及びキャリア供給層１０６上方のゲート電極１１１、ソース電極１１２及びドレイン電極１１３が含まれる。下部バッファ層１０３は、アクセプタ不純物元素を上部バッファ層１０４よりも高濃度で含む。下部バッファ層１０３は第２のバッファ層の一例であり、上部バッファ層１０４は第１のバッファ層の一例である。
基板１０１は、例えばＳｉ基板、ＳｉＣ基板、サファイア基板又はＧａＮ基板である。核形成層１０２は、例えば厚さが２００ｎｍ程度のＡｌＮ層である。下部バッファ層１０３は、例えば、厚さが２００ｎｍ程度で、Ｍｇを５×１０19ｃｍ-3程度の濃度で含むＡｌ0.2Ｇａ0.8Ｎ層（ｐ型ＡｌＧａＮ層）である。Ｍｇはアクセプタ不純物の一例である。上部バッファ層１０４は、例えば、厚さが１００ｎｍ〜６００ｎｍ程度で、意図的な不純物のドーピングがされていないＡｌ0.2Ｇａ0.8Ｎ層（ｉ型ＡｌＧａＮ層）である。キャリア走行層１０５は、例えば、厚さが１μｍ程度で、意図的な不純物のドーピングがされていないＧａＮ層（ｉ型ＧａＮ層）である。キャリア供給層１０６は、例えば、厚さが２０ｎｍ程度で、Ｓｉ等のドナー不純物を含むＡｌ0.2Ｇａ0.8Ｎ層（ｎ型ＡｌＧａＮ層）又は意図的な不純物のドーピングがされていないＡｌ0.2Ｇａ0.8Ｎ層（ｉ型ＡｌＧａＮ層）である。ゲート電極１１１は、例えばＮｉ膜及びその上のＡｕ膜を含み、ソース電極１１２及びドレイン電極１１３は、例えばＴｉ膜及びその上のＡｌ膜を含む。ゲート電極１１１は、核形成層１０２、下部バッファ層１０３、上部バッファ層１０４、キャリア走行層１０５及びキャリア供給層１０６の積層構造１０７とショットキー接触している。ソース電極１１２及びドレイン電極１１３は、積層構造１０７とオーミック接触している。
第１の実施形態では、下部バッファ層１０３がアクセプタ不純物元素を上部バッファ層１０４よりも高濃度で含んでいるため、図２に示すように、核形成層１０２の下部バッファ層１０３側のポテンシャルが高い。このため、ドレイン電極１１３に高電圧が印加されて空乏化する箇所は下部バッファ層１０３の上部であり、核形成層１０２の空乏化が抑制される。従って、基板１０１の表面に電子反転層１０８が形成されたとしても、核形成層１０２に強い電界は印加されにくく、強電界の印加に伴うトンネル電流の発生が抑制される。
図３に示す参考例には、下部バッファ層１０３及び上部バッファ層１０４に代えて、厚さが３００ｎｍ〜８００ｎｍ程度で、意図的な不純物のドーピングがされていないＡｌ0.2Ｇａ0.8Ｎ層（ｉ型ＡｌＧａＮ層）がバッファ層１０９として含まれている。この参考例では、図４に示すように、ドレイン電極１１３に高電圧が印加されると核形成層１０２が空乏化する。従って、基板１０１の表面に電子反転層１０８が形成されると、核形成層１０２に強い電界が印加され、強電界の印加に伴うトンネル電流が発生する。
ここで、本願発明者が行った第１の実施形態に関するシミュレーションについて説明する。このシミュレーションでは、テクノロジキャド（technology computer aided design：ＴＣＡＤ）を用いて、図５Ａに示すモデルにおける耐圧及びバンド構造を計算した。このモデルにおいて、基板５０１は厚さが１０００ｎｍのＳｉ基板、核形成層５０２は厚さが１００ｎｍのＡｌＮ層、下部バッファ層５０３は厚さが２００ｎｍのｐ型Ａｌ0.2Ｇａ0.8Ｎ層又はｉ型Ａｌ0.2Ｇａ0.8Ｎ層である。上部バッファ層５０４は厚さが５００ｎｍのｉ型Ａｌ0.2Ｇａ0.8Ｎ層、キャリア走行層（チャネル層）５０５は厚さが１０００ｎｍのＧａＮ層、キャリア供給層５０６は厚さが２０ｎｍのｉ型Ａｌ0.2Ｇａ0.8Ｎ層である。キャリア走行層５０５のキャリア供給層５０６との界面近傍に２ＤＥＧ５１０が存在する。基板５０１の下面にオーミック電極１１５が設けられ、キャリア供給層５０６の上面にオーミック電極１１４が設けられている。ｐ型Ａｌ0.2Ｇａ0.8Ｎ層である場合の下部バッファ層５０３のアクセプタ不純物元素の濃度は１×１０19ｃｍ-3である。
耐圧のシミュレーションでは、オーミック電極１１５を接地し、オーミック電極１１４に印加する電圧を変化させ、オーミック電極１１４とオーミック電極１１５との間に流れる電流を計算した。この結果を図５Ｂに示す。バンド構造のシミュレーションでは、オーミック電極１１４に７００Ｖが印加された場合のバンド構造を計算した。この結果を図５Ｃに示す。図５Ｃの横軸は、キャリア供給層５０６の表面からの深さである。
図５Ｂに示すように、ｐ型Ａｌ0.2Ｇａ0.8Ｎ層である場合は１０００Ｖ以上の電圧が印加されてもリーク電流がほとんど流れないが、ｉ型Ａｌ0.2Ｇａ0.8Ｎ層である場合は６００Ｖ程度でリーク電流が大きく上昇する。また、図５Ｃに示すように、下部バッファ層５０３が第１の実施形態のようにｐ型ＡｌＧａＮ層である場合は、７００Ｖの電圧が印加されていても核形成層５０２のバンドの変化は緩やかである。このことは、トンネル電流が流れにくいことを示す。一方、下部バッファ層５０３がｉ型ＡｌＧａＮ層である場合は、７００Ｖの電圧が印加されたときの核形成層５０２のバンドの変化が急峻である。このことは、トンネル電流が流れやすいことを示す。
次に、第１の実施形態に係る化合物半導体装置の製造方法について説明する。図６は、第１の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
先ず、図６（ａ）に示すように、基板１０１上に、核形成層１０２、下部バッファ層１０３、上部バッファ層１０４、キャリア走行層１０５及びキャリア供給層１０６を形成する。核形成層１０２、下部バッファ層１０３、上部バッファ層１０４、キャリア走行層１０５及びキャリア供給層１０６は、例えば有機金属気相成長（metal organic chemical vapor deposition：ＭＯＣＶＤ）法又は分子線エピタキシー（molecular beam epitaxy：ＭＢＥ）法等の結晶成長法により形成することができる。成長温度は１０００℃程度とし、成長圧力は５０ｍｂａｒ程度とする。原料ガスとしては、例えばトリメチルアルミニウム（ＴＭＡ）ガス、トリメチルガリウム（ＴＭＧ）ガス及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。形成しようとする化合物半導体層に応じて、ＴＭＡガス及びＴＭＧガスの供給の有無並びに流量を適宜設定する。下部バッファ層１０３にアクセプタ不純物として含まれるマグネシウム（Ｍｇ）の原料としては、例えばシクロペンタジエニルマグネシウム（ＣｐＭｇ）を使用することができる。キャリア供給層１０６に含まれるシリコン（Ｓｉ）の原料としては、例えばシラン（ＳｉＨ4）を使用することができる。
次いで、核形成層１０２、下部バッファ層１０３、上部バッファ層１０４、キャリア走行層１０５及びキャリア供給層１０６の積層構造１０７に素子領域を画定する素子分離領域を形成する。素子分離領域の形成では、例えば、素子分離領域を形成する予定の領域を露出するフォトレジストのパターンをキャリア供給層１０６上に形成し、このパターンをマスクとしてＡｒ等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。その後、素子領域内において、図６（ｂ）に示すように、キャリア供給層１０６上にソース電極１１２及びドレイン電極１１３を形成する。ソース電極１１２及びドレイン電極１１３は、例えばリフトオフ法により形成することができる。すなわち、ソース電極１１２を形成する予定の領域及びドレイン電極１１３を形成する予定の領域を露出し、他の領域を覆うフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが１００ｎｍ程度のＴｉ膜を形成し、その上に厚さが３００ｎｍ程度のＡｌ膜を形成する。次いで、例えば、Ｎ2ガス雰囲気中にて４００℃〜８００℃（例えば６００℃）で、急速加熱処理（rapid thermal annealing：ＲＴＡ）等の熱処理を行い、オーミック接触を得る。更に、ソース電極１１２及びドレイン電極１１３の間において、キャリア供給層１０６上にゲート電極１１１を形成する。ゲート電極１１１は、例えばリフトオフ法により形成することができる。すなわち、ゲート電極１１１を形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが５０ｎｍ程度のＮｉ膜を形成し、その上に厚さが３００ｎｍ程度のＡｕ膜を形成する。
そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置を完成させる。
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、高電子移動トランジスタ（ＨＥＭＴ）の一例である。図７は、第２の実施形態に係る化合物半導体装置の構成を示す断面図である。図８は、第２の実施形態に係る化合物半導体装置のバンド構造を示す図である。
第２の実施形態に係る化合物半導体装置２００には、図７に示すように、第１の実施形態における上部バッファ層１０４に代えて、超格子構造を備えた上部バッファ層２０４が含まれる。下部バッファ層１０３は、アクセプタ不純物元素を上部バッファ層２０４よりも高濃度で含む。上部バッファ層２０４には、厚さが５ｎｍ程度のＡｌＮ層及び厚さが２０ｎｍ程度のＧａＮ層が１００周期程度繰り返して構成された積層体が含まれる。積層構造２０７に、核形成層１０２、下部バッファ層１０３、上部バッファ層２０４、キャリア走行層１０５及びキャリア供給層１０６が含まれる。他の構成は第１の実施形態と同様である。
第２の実施形態では、下部バッファ層１０３がアクセプタ不純物元素を上部バッファ層２０４よりも高濃度で含んでいるため、図８に示すように、核形成層１０２の下部バッファ層１０３側のポテンシャルが高い。このため、ドレイン電極１１３に高電圧が印加されて空乏化する箇所は下部バッファ層１０３の上部であり、核形成層１０２の空乏化が抑制される。従って、基板１０１の表面に電子反転層１０８が形成されたとしても、核形成層１０２に強い電界は印加されにくく、強電界の印加に伴うトンネル電流の発生が抑制される。つまり、第１の実施形態と同様の効果が得られる。
更に、超格子構造の上部バッファ層２０４はＡｌＧａＮの上部バッファ層１０４より格子歪を緩和することができるため、上部バッファ層２０４を含む積層構造２０７は積層構造１０７よりも厚く形成することができる。従って、より高い耐圧を得ることができる。
化合物半導体装置２００を製造する場合には、上部バッファ層１０４に代えて上部バッファ層２０４をＭＯＣＶＤ法又はＭＢＥ法等の結晶成長法により形成すればよい。
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、高電子移動トランジスタ（ＨＥＭＴ）の一例である。図９は、第３の実施形態に係る化合物半導体装置の構成を示す断面図である。図１０は、第３の実施形態に係る化合物半導体装置のバンド構造を示す図である。
第３の実施形態に係る化合物半導体装置３００には、図９に示すように、第１の実施形態における下部バッファ層１０３に代えて、ドナー不純物元素を上部バッファ層１０４よりも高濃度で含む下部バッファ層３０３が含まれる。下部バッファ層３０３は、例えば、厚さが２００ｎｍ程度で、Ｓｉを１×１０19ｃｍ-3程度の濃度で含むＡｌ0.2Ｇａ0.8Ｎ層（ｎ型ＡｌＧａＮ層）である。Ｓｉはドナー不純物の一例である。積層構造３０７に、核形成層１０２、下部バッファ層３０３、上部バッファ層１０４、キャリア走行層１０５及びキャリア供給層１０６が含まれる。他の構成は第１の実施形態と同様である。
第３の実施形態では、下部バッファ層３０３がドナー不純物元素を上部バッファ層１０４よりも高濃度で含んでいるため、図１０に示すように、核形成層１０２の下部バッファ層３０３側のポテンシャルが高い。このため、ドレイン電極１１３に高電圧が印加されて空乏化する箇所は下部バッファ層３０３の上部であり、核形成層１０２の空乏化が抑制される。従って、基板１０１の表面に電子反転層１０８が形成されたとしても、核形成層１０２に強い電界は印加されにくくなり、強電界の印加に伴うトンネル電流の発生が抑制される。つまり、第１の実施形態と同様の効果が得られる。
化合物半導体装置３００を製造する場合には、下部バッファ層１０３に代えて下部バッファ層３０３をＭＯＣＶＤ法又はＭＢＥ法等の結晶成長法により形成すればよい。
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、高電子移動トランジスタ（ＨＥＭＴ）の一例である。図１１は、第４の実施形態に係る化合物半導体装置の構成を示す断面図である。
第４の実施形態に係る化合物半導体装置４００には、図１１に示すように、第１の実施形態における下部バッファ層１０３、上部バッファ層１０４に代えて、下部バッファ層３０３、上部バッファ層２０４が含まれる。積層構造４０７に、核形成層１０２、下部バッファ層３０３、上部バッファ層２０４、キャリア走行層１０５及びキャリア供給層１０６が含まれる。他の構成は第１の実施形態と同様である。
第４の実施形態によれば、第２の実施形態、第３の実施形態と同様の効果を得ることができる。
下部バッファ層の厚さは特に限定されないが、２００ｎｍ以下であることが好ましい。一般に、化合物半導体層は厚く形成するほど格子歪等の影響で割れやすくなる。その一方で、用途にもよるが、下部バッファ層の厚さが２００ｎｍ超でなくても十分な効果を得やすい。従って、下部バッファ層の厚さは２００ｎｍ以下であることが好ましい。
下部バッファ層は、ドレイン電極に印加される電圧に応じた厚さを備えていることが好ましい。図１２は、図５Ａに示す例における下部バッファ層５０３中のｐ型のキャリア（正孔）の濃度と下部バッファ層５０３に生じる空乏層の厚さとの関係を示す図である。この図はポアソン方程式（ｄＥ／ｄｘ＝−ρ／ε）から導出したものであり、３．３ＭＶ／ｃｍの電界が印加される場合のものである。下部バッファ層は、このようにして求められる空乏層の厚さよりも大きな厚さを備えていることが好ましい。
下部バッファ層に含まれるアクセプタ不純物元素、ドナー不純物元素の種類は特に限定されない。アクセプタ不純物元素としては、例えばＭｇ及びＺｎが例示される。ドナー不純物元素としては、例えばＳｉ、Ｏ、Ｇｅ、Ｔｅ及びＳｅが例示される。アクセプタ不純物元素、ドナー不純物元素の濃度は特に限定されないが、１×１０18ｃｍ-3以上１×１０21ｃｍ-3以下であることが好ましい。不純物元素の濃度が１×１０18ｃｍ-3未満では十分な効果を得られない場合がある。不純物元素の濃度が１×１０21ｃｍ-3超では十分な結晶性を得らない場合がある。
下部バッファ層に含まれる不純物がアクセプタ不純物元素、ドナー不純物元素のいずれであっても、下部バッファ層中のキャリア濃度は１×１０18ｃｍ-3以上であることが好ましい。キャリア濃度が１×１０18ｃｍ-3未満では十分な効果を得られない場合がある。ここで、下部バッファ層に含まれるキャリアの変化について説明する。図１３は、下部バッファ層に含まれる不純物の活性化エネルギが低い場合の変化を示す図であり、図１４は、下部バッファ層に含まれる不純物の活性化エネルギが高い場合の変化を示す図である。ここで、不純物の活性化エネルギが低い場合とは、室温で活性化したキャリアの濃度が１×１０18ｃｍ-2未満の場合をいい、不純物の活性化エネルギが高い場合とは、室温で活性化したキャリアの濃度が１×１０18ｃｍ-2以上の場合をいう。
下部バッファ層に含まれる不純物の活性化エネルギが低い場合は、熱平衡時においても、図１３（ａ）に示すように、熱エネルギによりキャリアが放出される。熱エネルギは室温で２５ｍｅＶ程度である。強電界が印加されると、図１３（ｂ）に示すように、熱エネルギによりキャリアが放出されるだけでなく、強電界の影響によってもキャリアが放出される。この結果、固定電荷が発生し、図２のように核形成層のバンドが変化し、リーク電流を抑制することができる。
一方、下部バッファ層に含まれる不純物の活性化エネルギが高い場合は、熱平衡時においては、図１４（ａ）に示すように、２５ｍｅＶ程度の熱エネルギによってはキャリアが放出されない。従って、固定電荷は発生せず、キャリア濃度は低い。しかし、強電界が印加されると、図１４（ｂ）に示すように、強電界の影響によりキャリアが放出される。この結果、固定電荷が発生し、図２のように核形成層のバンドが変化し、リーク電流を抑制することができる。
核形成層１０２には、意図的な不純物のドーピングがされていないことが好ましい。図１５に示すように、核形成層１０２にＳｉ等の不純物をドーピングすると、基板１０１との間の格子定数、熱膨張係数等の相違に起因してピット１２１が発生しやすい。核形成層１０２にクラックが発生することもある。ピット１２１等が発生すると、その部分で核形成層１０２が薄くなるため、その上方の下部バッファ層１０３及び上部バッファ層１０４等の結晶性が低下したり、割れが生じたりすることがある。また、Ｓｉ等の不純物をドーピングしながら良好な結晶性の核形成層１０２を形成することは困難である。これらの理由から、核形成層１０２には、意図的な不純物のドーピングがされていないことが好ましい。
超格子構造の上部バッファ層２０４には、炭素等のアクセプタ不純物元素がドーピングされていないことが好ましい。図１６に示すように、超格子構造の上部バッファ層２０４はＧａＮ層２０５及びＡｌＮ層２０６を含んでいるため、ＧａＮ層２０５のＡｌＮ層２０６との界面近傍に２ＤＥＧ２１０が存在する。このため、上部バッファ層２０４を高濃度のｐ型層とすることは困難である。
下部バッファ層と核形成層との間に他の層があってもよいが、下部バッファ層の下面が核形成層の上面と接していることが好ましい。これは、上記のように化合物半導体層は厚く形成するほど格子歪等の影響で割れやすくなるため、特に必要とされない層が存在すると、その分だけバッファ層、キャリア走行層及びキャリア供給層の厚さを減らすことになりかねないからである。
第１〜第４の実施形態はショットキーゲート構造が採用されているが、ゲート電極とキャリア供給層との間にゲート絶縁膜がある構造、つまりＭＩＳ（metal insulator semiconductor）構造が採用されていてもよい。
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、ＨＥＭＴのディスクリートパッケージに関する。図１７は、第５の実施形態に係るディスクリートパッケージを示す図である。
第５の実施形態では、図１７に示すように、第１〜第４の実施形態のいずれかのＨＥＭＴのＨＥＭＴチップ１２１０の裏面がはんだ等のダイアタッチ剤１２３４を用いてランド（ダイパッド）１２３３に固定されている。また、ドレイン電極１１３が接続されたドレインパッド１２２６ｄに、Ａｌワイヤ等のワイヤ１２３５ｄが接続され、ワイヤ１２３５ｄの他端が、ランド１２３３と一体化しているドレインリード１２３２ｄに接続されている。ソース電極１１２に接続されたソースパッド１２２６ｓにＡｌワイヤ等のワイヤ１２３５ｓが接続され、ワイヤ１２３５ｓの他端がランド１２３３から独立したソースリード１２３２ｓに接続されている。ゲート電極１１１に接続されたゲートパッド１２２６ｇにＡｌワイヤ等のワイヤ１２３５ｇが接続され、ワイヤ１２３５ｇの他端がランド１２３３から独立したゲートリード１２３２ｇに接続されている。そして、ゲートリード１２３２ｇの一部、ドレインリード１２３２ｄの一部及びソースリード１２３２ｓの一部が突出するようにして、ランド１２３３及びＨＥＭＴチップ１２１０等がモールド樹脂１２３１によりパッケージングされている。
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ１２１０をはんだ等のダイアタッチ剤１２３４を用いてリードフレームのランド１２３３に固定する。次いで、ワイヤ１２３５ｇ、１２３５ｄ及び１２３５ｓを用いたボンディングにより、ゲートパッド１２２６ｇをリードフレームのゲートリード１２３２ｇに接続し、ドレインパッド１２２６ｄをリードフレームのドレインリード１２３２ｄに接続し、ソースパッド１２２６ｓをリードフレームのソースリード１２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂１２３１を用いた封止を行う。続いて、リードフレームを切り離す。
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図１８は、第６の実施形態に係るＰＦＣ回路を示す結線図である。
ＰＦＣ回路１２５０には、スイッチ素子（トランジスタ）１２５１、ダイオード１２５２、チョークコイル１２５３、コンデンサ１２５４及び１２５５、ダイオードブリッジ１２５６、並びに交流電源（ＡＣ）１２５７が設けられている。そして、スイッチ素子１２５１のドレイン電極と、ダイオード１２５２のアノード端子及びチョークコイル１２５３の一端子とが接続されている。スイッチ素子１２５１のソース電極と、コンデンサ１２５４の一端子及びコンデンサ１２５５の一端子とが接続されている。コンデンサ１２５４の他端子とチョークコイル１２５３の他端子とが接続されている。コンデンサ１２５５の他端子とダイオード１２５２のカソード端子とが接続されている。また、スイッチ素子１２５１のゲート電極にはゲートドライバが接続されている。コンデンサ１２５４の両端子間には、ダイオードブリッジ１２５６を介してＡＣ１２５７が接続される。コンデンサ１２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子１２５１に、第１〜第４の実施形態のいずれかのＨＥＭＴが用いられている。
ＰＦＣ回路１２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子１２５１をダイオード１２５２及びチョークコイル１２５３等に接続する。
（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、ＨＥＭＴを備えた電源装置に関する。図１９は、第７の実施形態に係る電源装置を示す結線図である。
電源装置には、高圧の一次側回路１２６１及び低圧の二次側回路１２６２、並びに一次側回路１２６１と二次側回路１２６２との間に配設されるトランス１２６３が設けられている。
一次側回路１２６１には、第６の実施形態に係るＰＦＣ回路１２５０、及びＰＦＣ回路１２５０のコンデンサ１２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路１２６０が設けられている。フルブリッジインバータ回路１２６０には、複数（ここでは４つ）のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄが設けられている。
二次側回路１２６２には、複数（ここでは３つ）のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃが設けられている。
本実施形態では、一次側回路１２６１を構成するＰＦＣ回路１２５０のスイッチ素子１２５１、並びにフルブリッジインバータ回路１２６０のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄに、第１〜第４の実施形態のいずれかのＨＥＭＴが用いられている。一方、二次側回路１２６２のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
（第８の実施形態）
次に、第８の実施形態について説明する。第８の実施形態は、ＨＥＭＴを備えた増幅器に関する。図２０は、第８の実施形態に係る増幅器を示す結線図である。
増幅器には、ディジタル・プレディストーション回路１２７１、ミキサー１２７２ａ及び１２７２ｂ、並びにパワーアンプ１２７３が設けられている。
ディジタル・プレディストーション回路１２７１は、入力信号の非線形歪みを補償する。ミキサー１２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ１２７３は、第１〜第４の実施形態のいずれかのＨＥＭＴを備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー１２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路１２７１に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
基板と、
前記基板の上方に設けられた核形成層と、
前記核形成層の上方に設けられた、第１のバッファ層と、
前記核形成層と前記第１のバッファ層との間に設けられた、前記第１のバッファ層よりも高濃度でアクセプタ不純物元素又はドナー不純物元素を含む第２のバッファ層と、
前記第１のバッファ層に接して設けられたキャリア走行層と、
前記キャリア走行層の上方に設けられたキャリア供給層と、
前記キャリア供給層の上方に設けられた、ゲート電極、ソース電極及びドレイン電極と、
を有することを特徴とする化合物半導体装置。
（付記２）
前記第２のバッファの下面が前記核形成層の上面と接していることを特徴とする付記１に記載の化合物半導体装置。
（付記３）
前記アクセプタ不純物元素は、Ｍｇ若しくはＺｎ又はこれらの任意の組み合わせであることを特徴とする付記１又は２に記載の化合物半導体装置。
（付記４）
前記ドナー不純物元素は、Ｓｉ、Ｏ、Ｇｅ、Ｔｅ若しくはＳｅ又はこれらの任意の組み合わせであることを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。
（付記５）
前記第２のバッファ層における前記アクセプタ不純物元素又は前記ドナー不純物元素の濃度は、１×１０18ｃｍ-3以上１×１０21ｃｍ-3以下であることを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
（付記６）
前記基板は、Ｓｉ基板、ＳｉＣ基板、サファイア基板、Ｇａ2Ｏ3基板又はＡｌＮ基板であることを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。
（付記７）
前記核形成層に、意図的な不純物のドーピングがされていないことを特徴とする付記１乃至６のいずれか１項に記載の化合物半導体装置。
（付記８）
前記第２のバッファ層は単一の層から構成されていることを特徴とする付記１乃至７のいずれか１項に記載の化合物半導体装置。
（付記９）
付記１乃至８のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
（付記１０）
付記１乃至８のいずれか１項に記載の化合物半導体装置を有することを特徴とする増幅器。
（付記１１）
基板上方に核形成層を形成する工程と、
前記核形成層上方に第１のバッファ層を形成する工程と、
前記核形成層と前記第１のバッファ層との間に、前記第１のバッファ層よりも高濃度でアクセプタ不純物元素又はドナー不純物元素を含む第２のバッファ層を形成する工程と、
前記第１のバッファ層に接するキャリア走行層を形成する工程と、
前記キャリア走行層の上方にキャリア供給層を形成する工程と、
前記キャリア供給層の上方に、ゲート電極、ソース電極及びドレイン電極を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
（付記１２）
前記第２のバッファの下面を前記核形成層の上面と接するように形成することを特徴とする付記１１に記載の化合物半導体装置の製造方法。
１００、２００、３００、４００：化合物半導体装置
１０１：基板
１０２：核形成層
１０３、３０３：下部バッファ層
１０４、２０４：上部バッファ層
１０５：キャリア走行層
１０６：キャリア供給層
１１１：ゲート電極
１１２：ソース電極
１１３：ドレイン電極

Claims (4)

  1. 基板と、
    前記基板の上方に設けられた核形成層と、
    前記核形成層の上方に設けられた、第１のバッファ層と、
    前記核形成層と前記第１のバッファ層との間に設けられた、前記第１のバッファ層よりも高濃度でアクセプタ不純物元素又はドナー不純物元素を含む第２のバッファ層と、
    前記第１のバッファ層に接して設けられたキャリア走行層と、
    前記キャリア走行層の上方に設けられたキャリア供給層と、
    前記キャリア供給層の上方に設けられた、ゲート電極、ソース電極及びドレイン電極と、
    を有することを特徴とする化合物半導体装置。
  2. 前記第２のバッファの下面が前記核形成層の上面と接していることを特徴とする請求項１に記載の化合物半導体装置。
  3. 基板上方に核形成層を形成する工程と、
    前記核形成層上方に第１のバッファ層を形成する工程と、
    前記核形成層と前記第１のバッファ層との間に、前記第１のバッファ層よりも高濃度でアクセプタ不純物元素又はドナー不純物元素を含む第２のバッファ層を形成する工程と、
    前記第１のバッファ層に接するキャリア走行層を形成する工程と、
    前記キャリア走行層の上方にキャリア供給層を形成する工程と、
    前記キャリア供給層の上方に、ゲート電極、ソース電極及びドレイン電極を形成する工程と、
    を有することを特徴とする化合物半導体装置の製造方法。
  4. 前記第２のバッファの下面を前記核形成層の上面と接するように形成することを特徴とする請求項３に記載の化合物半導体装置の製造方法。
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