JP6189085B2 - 電子システムおよびその動作方法 - Google Patents

Description

本発明は、電子システムおよびその動作方法に関し、特にＤＡ変換ユニットとＡＤ変換ユニットとを具備する電子システムにおいてＡＤ変換ユニットの非線形性を補償して更にＤＡ変換ユニットの非線形性を補償するのに有効な技術に関するものである。

下記特許文献１には、バックグラウンドデジタル補正型Ａ／Ｄ変換器と呼ばれるＡ／Ｄ変換器が記載されている。このバックグラウンドデジタル補正型Ａ／Ｄ変換器は、高速Ａ／Ｄ変換動作を低精度で実行するメインＡ／Ｄ変換ユニットと、低速で高分解能のＡ／Ｄ変換を実行する参照用Ａ／Ｄ変換ユニットと、メインＡ／Ｄ変換ユニットのデジタル信号と参照用Ａ／Ｄ変換ユニットのデジタル信号から最終デジタル出力信号を生成するデジタル補正部とを具備するものである。

下記特許文献２と下記非特許文献１には、フォアグラウンドデジタル補正型Ａ／Ｄ変換器と呼ばれるＡ／Ｄ変換器が記載されている。このフォアグラウンドデジタル補正型Ａ／Ｄ変換器は、メインＡ／Ｄ変換ユニットと、参照用Ｄ／Ａ変換ユニットと、スイッチと、フォアグラウンドキャリブレーション部と、デジタル出力生成部とを具備する。キャリブレーション動作期間に、参照用Ｄ／Ａ変換ユニットによってキャリブレーションデジタル信号はキャリブレーションアナログ信号に変換されて、スイッチを介してキャリブレーションアナログ信号がメインＡ／Ｄ変換ユニットの入力端子に供給される。メインＡ／Ｄ変換ユニットの出力端子から生成されるデジタル信号はデジタル出力生成部の入力端子に供給されて、キャリブレーションデジタル信号とデジタル出力生成部の最終デジタル出力信号とはフォアグラウンドキャリブレーション部に供給されて、フォアグラウンドキャリブレーション部の出力信号はデジタル出力生成部の制御入力端子に供給される。その結果、フォアグラウンドキャリブレーション部に供給されるキャリブレーションデジタル信号とデジタル出力生成部の最終デジタル出力信号とが一致するように、フォアグラウンドキャリブレーション部の出力信号によりデジタル出力生成部が制御される。

特開２００９−１３０４４４号 公報 特開２００９−１５９４１５号 公報

Ｔａｋａｓｈｉ Ｏｓｈｉｍａ ｅｔ ａｌ，"２３ｍＷ ５０−ＭＳ／ｓ １０−ｂｉｔ Ｐｉｐｅｌｉｎｅ Ａ／Ｄ Ｃｏｎｖｅｒｔｅｒ ｗｉｔｈ Ｎｏｎｌｉｎｅａｒ ＬＭＳ Ｆｏｒｅｇｒｏｕｎｄ Ｃａｌｉｂｒａｔｉｏｎ"， ２００９ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ， ｐｐ．９６０−０６３

本発明者等は本発明に先立って、無線通信用途の無線周波数半導体集積回路(ＲＦＩＣ)やマイクロコントローラ、マイクロコンピュータ等の大規模半導体集積回路(ＬＳＩ)に内蔵される高精度のＡＤ変換器およびＤＡ変換器の研究・開発に従事した。

この研究・開発において、本発明者等が上記特許文献１に記載のバックグラウンドデジタル補正型Ａ／Ｄ変換器を検討したところ次のような検討結果が得られた。それは、バックグラウンドデジタル補正型Ａ／Ｄ変換器で低速・高分解能のＡ／Ｄ変換を実行する参照用Ａ／Ｄ変換ユニットの半導体チップ占有面積が比較的大きいので、内蔵Ａ／Ｄ変換器の全体の半導体チップ占有面積が極めて大きくなると言う問題が本発明に先立った本発明者等による検討によって明らかとされた。

更に、この研究・開発において、本発明者等が上記特許文献２と上記非特許文献１とに記載のフォアグラウンドデジタル補正型Ａ／Ｄ変換器を検討したところ次のような検討結果が得られた。それは、フォアグラウンドデジタル補正型Ａ／Ｄ変換器では、メインＡ／Ｄ変換ユニット自体の非線形性はキャリブレーション動作期間に校正され改善されることが可能であるので、メインＡ／Ｄ変換ユニットの半導体チップ占有面積と消費電力とを削減すること可能である。しかしながら、フォアグラウンドデジタル補正型Ａ／Ｄ変換器では、キャリブレーション動作期間にメインＡ／Ｄ変換ユニットの入力端子に供給される参照用Ｄ／Ａ変換ユニットのアナログ出力信号を高精度化する必要がある。従って、参照用Ｄ／Ａ変換ユニットのアナログ出力信号を高精度化するためには、参照用Ｄ／Ａ変換ユニットの半導体チップ占有面積と消費電力と設計工数とが増加する。例えば、参照用Ｄ／Ａ変換ユニットのＤＡ変換の分解能を１ビット増加して高精度化するには、半導体チップ占有面積と消費電力とがそれぞれ略４倍に増加すると言う問題が本発明に先立った本発明者等による検討によって明らかとされた。

このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される代表的な実施の形態の概要を簡単に説明すれば、下記のとおりである。

すなわち、代表的な実施の形態による電子システム(１)は、Ａ／Ｄ変換ユニット(１０)と、Ｄ／Ａ変換ユニット(１１)と、ＡＤ変換補償ユニット(１３)と、ＤＡ変換補償ユニット(１５、１６、１６Ａ)と、キャリブレーションユニット(１４)とを具備する。

キャリブレーション動作期間において、キャリブレーションデジタル入力信号が前記ＤＡ変換補償ユニットに供給され、ＤＡ変換補償キャリブレーションデジタル出力信号が前記Ｄ／Ａ変換ユニットの入力端子に供給される。前記Ｄ／Ａ変換ユニットの出力端子から生成されるキャリブレーションアナログ信号は前記Ａ／Ｄ変換ユニットの入力端子に供給されて、前記Ａ／Ｄ変換ユニットの出力端子から生成されるキャリブレーションデジタル出力信号は前記ＡＤ変換補償ユニットの入力端子に供給される。また、前記キャリブレーションデジタル入力信号と、前記ＤＡ変換補償キャリブレーションデジタル出力信号と、前記ＡＤ変換補償ユニットから生成されるＡＤ変換補償キャリブレーションデジタル出力信号と、前記キャリブレーションデジタル出力信号とが、前記キャリブレーションユニットに供給される。
キャリブレーション動作期間に、キャリブレーションユニット(１４)は、前記ＤＡ変換補償キャリブレーションデジタル出力信号と、前記ＡＤ変換補償キャリブレーションデジタル出力信号と前記キャリブレーションデジタル出力信号とに応答してＡＤ変換補償ユニット(１３)の動作特性を設定し、前記ＤＡ変換補償キャリブレーションデジタル出力信号と前記ＡＤ変換補償キャリブレーションデジタル出力信号と前記キャリブレーションデジタル入力信号とに応答してＤＡ変換補償ユニット(１５、１６、１６Ａ)の動作特性を設定する。

キャリブレーション動作期間に設定されたＡＤ変換補償ユニット(１３)の動作特性は、Ａ／Ｄ変換ユニット(１０)のＡＤ変換の非線形性を補償する。

キャリブレーション動作期間に設定されたＤＡ変換補償ユニット(１５、１６、１６Ａ)の動作特性は、Ｄ／Ａ変換ユニット(１１)のＤＡ変換の非線形性を補償することを特徴とする(図１参照)。

本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。

すなわち、本電子システムによれば、ＤＡ変換ユニットとＡＤ変換ユニットとを具備する電子システムにおいてＡＤ変換ユニットの非線形性を補償して更にＤＡ変換ユニットの非線形性を補償することができる。

図１は、実施の形態１による電子システム１の構成を示す図である 図２は、図１に示した実施の形態１による電子システム１の内部の第２ＤＡ変換補償ユニット１６がＤＡ変換デジタル入力信号ＤＡＩＮのデジタル値Ｄｊ(ｊ＝１、２…Ｍ)に応答して補償デジタル値Ｄ´ｊ(ｊ＝１、２…Ｍ)を生成する動作を説明する図である。 図３は、実施の形態２による電子システム１の構成を示す図である。 図４は、図３に示した実施の形態２による電子システム１においてＡＤ変換デジタル信号ｂｋとディザーデジタル信号ｄｋとを生成するためのＡ／Ｄ変換ユニット１０の構成を示す図である。 図５は、図４に示した実施の形態２のパイプライン型Ａ／Ｄ変換器のＮ−１段目のＡＤ変換ステージ１０Ｎ−１のＡＤ変換デジタル信号ｂ_Ｎ−１とディザーデジタル信号ｄ_Ｎ−１の生成動作を説明する図である。 図６は、アナログ入力電圧ＶＩＮに応答して図４に示した実施の形態２のパイプライン型Ａ／Ｄ変換器のＮ−１段目のＡＤ変換ステージ１０Ｎ−１から生成されるアナログ残差信号Ｖ_ＯＵＴとＡＤ変換デジタル信号ｂ_Ｎ−１とディザーデジタル信号ｄ_Ｎ−１とを説明する図である。 図７は、図３に示した実施の形態２による電子システム１においてＡＤ変換デジタル信号ｂｋとディザーデジタル信号ｄｋとを生成するためのＡ／Ｄ変換ユニット１０の他の構成を示す図である。 図８は、実施の形態３による電子システム１の構成を示す図である。 図９は、図８に示した実施の形態３による電子システム１において、校正値算出部１６Ａと制御レジスタ１６Ｂとから生成されるウェイト係数Ｙｋ(ｋ＝１、２…Ｍ)がＤ／Ａ変換ユニット１１に供給されることにより非線形性が補償されるＤ／Ａ変換ユニット１１の構成を示す図である。 図１０は、実施の形態４による電子システム１の構成を示す図である。 図１１は、実施の形態５による電子システム１の構成を示す図である。 図１２は、図１１に示した実施の形態５による電子システム１において、ディザー生成制御信号Ｄｉｔｈｅｒ＿ｇｅｎに応答してディザーアナログ出力信号を生成するためのＤ／Ａ変換ユニット１１の構成を示す図である。 図１３は、ワイヤレスＬＡＮに使用される実施の形態６によるＲＦアナログ半導体集積回路１の構成を示す図である 図１４は、シングルチップマイクロコンピュータとして構成された実施の形態７による半導体集積回路１の構成を示す図である。

１．実施の形態の概要
まず、本願において開示される代表的な実施の形態についてその概要を説明する。代表的な実施の形態の概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕代表的な実施の形態による電子システム(１)は、Ａ／Ｄ変換ユニット(１０)と、Ｄ／Ａ変換ユニット(１１)と、ＡＤ変換補償ユニット(１３)と、ＤＡ変換補償ユニット(１５、１６、１６Ａ)と、キャリブレーションユニット(１４)とを具備する。

キャリブレーション動作期間において、キャリブレーションデジタル入力信号(ＤＡＩＮ)が前記ＤＡ変換補償ユニット(１５、１６、１６Ａ)に供給され、前記キャリブレーションデジタル入力信号(ＤＡＩＮ)と前記ＤＡ変換補償ユニットから生成されるＤＡ変換補償キャリブレーションデジタル出力信号とのいずれかが前記Ｄ／Ａ変換ユニット(１１)の入力端子に供給される。

前記キャリブレーション動作期間に、前記Ｄ／Ａ変換ユニット(１１)の出力端子から生成されるキャリブレーションアナログ信号は前記Ａ／Ｄ変換ユニット(１０)の入力端子に供給可能とされて、前記Ａ／Ｄ変換ユニット(１０)の出力端子から生成されるキャリブレーションデジタル出力信号(ｂｋ)は前記ＡＤ変換補償ユニット(１３)の入力端子に供給される。

前記キャリブレーション動作期間に、前記キャリブレーションデジタル入力信号と、前記ＤＡ変換補償キャリブレーションデジタル出力信号と、前記ＡＤ変換補償ユニットから生成されるＡＤ変換補償キャリブレーションデジタル出力信号と、前記キャリブレーションデジタル出力信号とが、前記キャリブレーションユニット(１４)に供給される。

前記キャリブレーション動作期間に、前記キャリブレーションユニット(１４)は、前記ＤＡ変換補償キャリブレーションデジタル出力信号と前記ＡＤ変換補償キャリブレーションデジタル出力信号と前記キャリブレーションデジタル出力信号とに応答して前記ＡＤ変換補償ユニット(１３)の動作特性を設定し、前記ＤＡ変換補償キャリブレーションデジタル出力信号と前記ＡＤ変換補償キャリブレーションデジタル出力信号と前記キャリブレーションデジタル入力信号とに応答して前記ＤＡ変換補償ユニット(１５、１６、１６Ａ)の動作特性を設定する。

前記キャリブレーション動作期間に設定された前記ＡＤ変換補償ユニット(１３)の前記動作特性は、前記Ａ／Ｄ変換ユニット(１０)のＡＤ変換の非線形性を補償する。

前記キャリブレーション動作期間に設定された前記ＤＡ変換補償ユニット(１５、１６、１６Ａ)の前記動作特性は、前記Ｄ／Ａ変換ユニット(１１)のＤＡ変換の非線形性を補償することを特徴とする(図１参照)。

前記実施の形態によれば、ＤＡ変換ユニットとＡＤ変換ユニットとを具備する電子システムにおいてＡＤ変換ユニットの非線形性を補償して更にＤＡ変換ユニットの非線形性を補償することができる。

好適な実施の形態では、前記ＤＡ変換補償ユニットは、第１ＤＡ変換補償ユニット(１５)と第２ＤＡ変換補償ユニット(１６)とを含む。

前記キャリブレーション動作期間に、前記第１ＤＡ変換補償ユニット(１５)の入力端子に前記キャリブレーションデジタル入力信号(ＤＡＩＮ)が供給されることによって前記第１ＤＡ変換補償ユニットの出力端子から生成される前記ＤＡ変換補償キャリブレーションデジタル出力信号は、前記キャリブレーションユニット(１４)に供給される。

前記キャリブレーション動作期間に前記キャリブレーションユニット(１４)によって設定される前記第１ＤＡ変換補償ユニット(１５)の動作特性は、前記Ｄ／Ａ変換ユニット(１１)の前記ＤＡ変換の前記非線形性を前記キャリブレーション動作期間に模擬するものである。

前記キャリブレーション動作期間の後の通常動作期間において、前記第２ＤＡ変換補償ユニット(１６)の入力端子にデジタル入力信号(ＤＡＩＮ)が供給されることによって前記第２ＤＡ変換補償ユニット(１６)の出力端子から生成されるデジタル補償出力信号は、前記Ｄ／Ａ変換ユニット(１１)の前記入力端子に供給される。

前記キャリブレーション動作期間のキャリブレーション結果に基づき前記キャリブレーションユニット(１４)によって設定される前記第２ＤＡ変換補償ユニット(１６)の動作特性は、前記Ｄ／Ａ変換ユニット(１１)の前記ＤＡ変換の前記非線形性を実質的に相殺することを特徴とするものである(図１参照)。

他の好適な実施の形態では、前記キャリブレーション動作期間と前記通常動作期間とにおいて、前記ＡＤ変換補償ユニット(１３)の前記動作特性は、前記Ａ／Ｄ変換ユニット(１０)の前記ＡＤ変換の前記非線形性を実質的に相殺することを特徴とするものである(図１参照)。

更に他の好適な実施の形態では、前記電子システム(１)は、第１入力端子と第２入力端子と出力端子とを有するセレクタユニット(１７)を更に具備する。

前記キャリブレーション動作期間に、前記セレクタユニット(１７)の前記第１入力端子に前記キャリブレーションデジタル入力信号(ＤＡＩＮ)が供給され、前記セレクタユニットの前記出力端子に伝達される前記キャリブレーションデジタル入力信号は前記Ｄ／Ａ変換ユニット(１１)の前記入力端子に供給される。

前記通常動作期間に、前記セレクタユニット(１７)の前記第２入力端子に前記第２ＤＡ変換補償ユニット(１６)の前記出力端子から生成される前記デジタル補償出力信号が供給され、前記セレクタユニットの前記出力端子に伝達される前記デジタル補償出力信号は前記Ｄ／Ａ変換ユニット(１１)の前記入力端子に供給されることを特徴とするものである(図１参照)。

より好適な実施の形態では、前記キャリブレーションユニット(１４)は、減算ユニット(１４０)と第１サーチエンジン(１４１)と第２サーチエンジン(１４２)とを含む。

前記減算ユニット(１４０)は、前記ＤＡ変換補償キャリブレーションデジタル出力信号と前記ＡＤ変換補償キャリブレーションデジタル出力信号との差分を算出する。

前記第１サーチエンジン(１４１)は、前記減算ユニット(１４０)の出力信号(“ｅ”)に応答して、前記第１ＤＡ変換補償ユニット(１５)の前記動作特性と前記第２ＤＡ変換補償ユニット(１６)の前記動作特性を設定する。

前記第２サーチエンジン(１４２)は、前記減算ユニット(１４０)の前記出力信号(“ｅ”)に応答して、前記ＡＤ変換補償ユニット(１３)の前記動作特性を設定することを特徴とするものである(図１参照)。

他のより好適な実施の形態では、前記Ａ／Ｄ変換ユニット(１０)と前記Ｄ／Ａ変換ユニット(１１)とのいずか一方が、前記キャリブレーションユニット(１４)の前記第１サーチエンジン(１４１)と第２サーチエンジン(１４２)の計算動作の収束性を高めるためのディザー出力信号を生成することを特徴とするものである(図３、図８、図１０、図１１参照)。

更に他のより好適な実施の形態では、前記ディザー出力信号を生成する前記Ａ／Ｄ変換ユニット(１０)は、パイプライン型Ａ／Ｄ変換器(図４参照)と逐次比較型Ａ／Ｄ変換器(図７参照)とのいずれかによって構成されたことを特徴とするものである。

別のより好適な実施の形態では、前記ＤＡ変換補償ユニットは、第１ＤＡ変換補償ユニット(１５)と第２ＤＡ変換補償ユニット(１６Ａ、１６Ｂ)とを含む。

前記キャリブレーション動作期間に、前記第１ＤＡ変換補償ユニット(１５)の入力端子に前記キャリブレーションデジタル入力信号(ＤＡＩＮ)が供給されることで前記第１ＤＡ変換補償ユニット(１５)の出力端子から生成される前記ＤＡ変換補償キャリブレーションデジタル出力信号は、前記キャリブレーションユニット(１４)に供給される。

前記キャリブレーション動作期間に前記キャリブレーションユニット(１４)によって設定される前記第１ＤＡ変換補償ユニット(１５)の動作特性は、前記Ｄ／Ａ変換ユニット(１１)の前記ＤＡ変換の前記非線形性を模擬するものである。

前記キャリブレーション動作期間の後の通常動作期間において、前記第２ＤＡ変換補償ユニット(１６Ａ、１６Ｂ)は、前記Ｄ／Ａ変換ユニット(１１)の前記ＤＡ変換の前記非線形性を実質的に相殺することを特徴とするものである(図８参照)。

更に別のより好適な実施の形態では、前記Ｄ／Ａ変換ユニット(１１)はバイナリー型Ｄ／Ａ変換器により構成される。

前記通常動作期間において前記Ｄ／Ａ変換ユニット(１１)の前記ＤＡ変換の前記非線形性を実質的に相殺するために前記第２ＤＡ変換補償ユニット(１６Ａ、１６Ｂ)の出力信号によって前記バイナリー型Ｄ／Ａ変換器のウェイトの誤差が低減されることを特徴とする(図９参照)。

具体的な実施の形態では、前記キャリブレーション動作期間および前記通常動作期間において、前記ＤＡ変換補償ユニット(１６)の前記動作特性は、前記Ｄ／Ａ変換ユニット(１１)の前記ＤＡ変換の前記非線形性を実質的に相殺することを特徴とするものである(図１０参照)。

他の具体的な実施の形態では、前記ディザー出力信号を生成する前記Ｄ／Ａ変換ユニット(１１)は、ディザーアナログ出力信号を生成するためのディザーアナログ電流生成部が追加されたバイナリー型Ｄ／Ａ変換器によって構成されたことを特徴とするものである(図１１、図１２参照)。

より具体的な実施の形態では、前記電子システム(１)の前記Ａ／Ｄ変換ユニット(１０)と前記Ｄ／Ａ変換ユニット(１１)と前記ＡＤ変換補償ユニット(１３)と前記ＤＡ変換補償ユニット(１５、１６、１６Ａ)と前記キャリブレーションユニット(１４)とは、半導体集積回路に集積化されたことを特徴とするものである。

他のより具体的な実施の形態では、前記半導体集積回路は、ＲＦアナログ半導体集積回路である。

前記Ａ／Ｄ変換ユニット(１０)は前記ＲＦアナログ半導体集積回路の受信Ａ／Ｄ変換器(Ｒｘ＿Ａ／Ｄ)であり、前記Ｄ／Ａ変換ユニット(１１)は前記ＲＦアナログ半導体集積回路の送信Ｄ／Ａ変換器(Ｔｘ＿Ｄ／Ａ)であることを特徴とするものである(図１３参照)。

最も具体的な実施の形態による前記半導体集積回路は、中央処理ユニットコア(１４１０)とアナログコア(１４３０)とが集積化されたマイクロコンピュータである。

前記アナログコア(１４３０)は、前記Ａ／Ｄ変換ユニット(１０)と前記Ｄ／Ａ変換ユニット(１１)とを含むことを特徴とするものである(図１４参照)。

〔２〕別の観点の代表的な実施の形態は、Ａ／Ｄ変換ユニット(１０)と、Ｄ／Ａ変換ユニット(１１)と、ＡＤ変換補償ユニット(１３)と、ＤＡ変換補償ユニット(１５、１６、１６Ａ)と、キャリブレーションユニット(１４)とを具備する電子システム(１)の動作方法である。

キャリブレーション動作期間において、キャリブレーションデジタル入力信号(ＤＡＩＮ)が前記ＤＡ変換補償ユニット(１５、１６、１６Ａ)に供給され、前記キャリブレーションデジタル入力信号(ＤＡＩＮ)と前記ＤＡ変換補償ユニットから生成されるＤＡ変換補償キャリブレーションデジタル出力信号とのいずれかが前記Ｄ／Ａ変換ユニット(１１)の入力端子に供給される。

前記キャリブレーション動作期間に、前記Ｄ／Ａ変換ユニット(１１)の出力端子から生成されるキャリブレーションアナログ信号は前記Ａ／Ｄ変換ユニット(１０)の入力端子に供給可能とされて、前記Ａ／Ｄ変換ユニット(１０)の出力端子から生成されるキャリブレーションデジタル出力信号(ｂｋ)は前記ＡＤ変換補償ユニット(１３)の入力端子に供給される。

前記キャリブレーション動作期間に、前記キャリブレーションデジタル入力信号と、前記ＤＡ変換補償キャリブレーションデジタル出力信号と、前記ＡＤ変換補償ユニットから生成されるＡＤ変換補償キャリブレーションデジタル出力信号と、前記キャリブレーションデジタル出力信号とが、前記キャリブレーションユニット(１４)に供給される。

前記キャリブレーション動作期間に、前記キャリブレーションユニット(１４)は、前記ＤＡ変換補償キャリブレーションデジタル出力信号と前記ＡＤ変換補償キャリブレーションデジタル出力信号と前記キャリブレーションデジタル出力信号とに応答して前記ＡＤ変換補償ユニット(１３)の動作特性を設定し、前記ＤＡ変換補償キャリブレーションデジタル出力信号と前記ＡＤ変換補償キャリブレーションデジタル出力信号と前記キャリブレーションデジタル入力信号とに応答して前記ＤＡ変換補償ユニット(１５、１６、１６Ａ)の動作特性を設定する。

前記キャリブレーション動作期間に設定された前記ＡＤ変換補償ユニット(１３)の前記動作特性は、前記Ａ／Ｄ変換ユニット(１０)のＡＤ変換の非線形性を補償する。

前記キャリブレーション動作期間に設定された前記ＤＡ変換補償ユニット(１５、１６、１６Ａ)の前記動作特性は、前記Ｄ／Ａ変換ユニット(１１)のＤＡ変換の非線形性を補償することを特徴とする(図１参照)。

前記実施の形態によれば、ＤＡ変換ユニットとＡＤ変換ユニットとを具備する電子システムにおいてＡＤ変換ユニットの非線形性を補償して更にＤＡ変換ユニットの非線形性を補償することができる。

２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。

［実施の形態１］
《電子システムの構成》
図１は、実施の形態１による電子システム１の構成を示す図である。

図１に示した実施の形態１による電子システム１は、モノリシック半導体集積回路によって構成される。このモノリシック半導体集積回路の半導体チップには、Ａ／Ｄ変換ユニット１０とＤ／Ａ変換ユニット１１とキャリブレーションスイッチ１２とＡＤ変換補償ユニット１３とキャリブレーションユニット１４と第１ＤＡ変換補償ユニット１５と第２ＤＡ変換補償ユニット１６とセレクタユニット１７とＤＡ変換出力用スイッチ１８とＡＤ変換入力用スイッチ１９とが集積化される。図１に示した実施の形態１の電子システム１は、冒頭で説明したフォアグラウンドデジタル補正型Ａ／Ｄ変換器として動作する。更に、キャリブレーションユニット１４は、減算ユニット１４０と、第１サーチエンジン１４１と、第２サーチエンジン１４２を含んでいる。その結果、Ｄ／Ａ変換ユニット１１の出力部とＤＡ変換出力用スイッチ１８とキャリブレーションスイッチ１２とＡ／Ｄ変換ユニット１０の入力部とＡＤ変換入力用スイッチ１９は、電子システム１のアナログ回路部分Ａｎａｌｏｇを構成する。その一方で、Ｄ／Ａ変換ユニット１１の入力部とセレクタユニット１７と第２ＤＡ変換補償ユニット１６と第１ＤＡ変換補償ユニット１５とキャリブレーションユニット１４とＡＤ変換補償ユニット１３とＡ／Ｄ変換ユニット１０の出力部とは、電子システム１のデジタル回路部分Ｄｉｇｉｔａｌを構成する。

《キャリブレーション動作》
キャリブレーション動作期間では、キャリブレーションデジタル信号としてのデジタル入力信号ＤＡＩＮはセレクタユニット１７の第１入力端子と出力端子とを経由して参照用Ｄ／Ａ変換ユニットとして機能するＤ／Ａ変換ユニット１１の入力端子に供給される。従って、参照用Ｄ／Ａ変換ユニットとしてのＤ／Ａ変換ユニット１１の出力端子から生成されるキャリブレーションアナログ信号であるＤＡ変換アナログ出力信号ＤＡＯＵＴは、キャリブレーションスイッチ１２を介してＡ／Ｄ変換ユニット１０の入力端子に供給される。その結果、Ａ／Ｄ変換ユニット１０の出力端子から生成されるＡＤ変換デジタル信号は補償デジタル出力生成部として機能するＡＤ変換補償ユニット１３の入力端子に供給されて、ＡＤ変換補償ユニット１３の出力端子からＡＤ変換補償デジタル出力信号が生成される。更に、このキャリブレーション動作期間には、キャリブレーションデジタル信号として機能するデジタル入力信号ＤＡＩＮは第１ＤＡ変換補償ユニット１５の入力端子に供給され、第１ＤＡ変換補償ユニット１５の出力端子からＤＡ変換補償キャリブレーションデジタル出力信号が生成される。

その結果、キャリブレーション動作期間では、キャリブレーションユニット１４の減算ユニット１４０に供給される第１ＤＡ変換補償ユニット１５からのＤＡ変換補償キャリブレーションデジタル出力信号とＡＤ変換補償ユニット１３からのＡＤ変換補償デジタル出力信号との差分が実質的にゼロとなるように、キャリブレーションユニット１４が動作する。すなわち、キャリブレーションユニット１４の減算ユニット１４０の誤差出力信号“ｅ”に第１サーチエンジン１４１と第２サーチエンジン１４２が応答して、第１ＤＡ変換補償ユニット１５の動作特性とＡＤ変換補償ユニット１３の動作特性が決定される。より詳細に説明すると、第１ＤＡ変換補償ユニット１５の動作特性は参照用Ｄ／Ａ変換ユニットとしてのＤ／Ａ変換ユニット１１のＤＡ変換の非線形性を模擬(エミュレート)するように第１サーチエンジン１４１により決定され、ＡＤ変換補償ユニット１３の動作特性はＡ／Ｄ変換ユニット１０のＡＤ変換の非線形性を相殺(キャンセル)するように第２サーチエンジン１４２により決定される。すなわち、ＡＤ変換補償ユニット１３の動作特性はＡ／Ｄ変換ユニット１０のＡＤ変換での非線形性の逆方向変換に対応する一方、第１ＤＡ変換補償ユニット１５の動作特性はＤ／Ａ変換ユニット１１のＤＡ変換での非線形性の順方向変換に対応するものである。従って、キャリブレーションユニット１４の減算ユニット１４０の誤差出力信号“ｅ”に第１サーチエンジン１４１と第２サーチエンジン１４２が応答して、第１ＤＡ変換補償ユニット１５のウェイト係数Ｘｋ(ｋ＝１、２…Ｍ)が第１サーチエンジン１４１により決定され、ＡＤ変換補償ユニット１３のウェイト係数Ｗｋ(ｋ＝１、２…Ｎ)が第２サーチエンジン１４２により決定される。

従って、図１に示した実施の形態１による電子システム１において低精度のＤ／Ａ変換ユニット１１と低精度のＡ／Ｄ変換ユニット１０とを使用しても、キャリブレーション動作期間では、Ｄ／Ａ変換ユニット１１の非線形性とＡ／Ｄ変換ユニット１０の非線形性はそれぞれ第１ＤＡ変換補償ユニット１５の動作特性とＡＤ変換補償ユニット１３の動作特性によって補償されるものである。

キャリブレーションユニット１４の第１サーチエンジン１４１は減算ユニット１４０の誤差出力信号“ｅ”に応答して第１ＤＡ変換補償ユニット１５のウェイト係数Ｘｋ(ｋ＝１、２…Ｍ)を決定するので、第１ＤＡ変換補償ユニット１５の出力端子から次式で与えられるＤＡ変換補償キャリブレーションデジタル出力信号ＤＡＣ＿Ｃｍｐ１＿ＯＵＴが生成される。

尚、上記(１)式で、Ｄｋ(ｋ＝１、２…Ｍ)は、キャリブレーション動作期間において第１ＤＡ変換補償ユニット１５とセレクタユニット１７とに供給されるキャリブレーションデジタル信号としてのＭビットのデジタル入力信号ＤＡＩＮである。

キャリブレーションユニット１４の第２サーチエンジン１４２は減算ユニット１４０の誤差出力信号“ｅ”に応答してＡＤ変換補償ユニット１３のウェイト係数Ｗｋ(ｋ＝１、２…Ｎ)を決定するので、ＡＤ変換補償ユニット１３の出力端子からは次式で与えられるＡＤ変換補償デジタル出力信号ＡＤＣ＿Ｃｍｐ＿ＯＵＴが生成される。

尚、上記(２)式でｂｋ(ｋ＝１、２…Ｎ)は、キャリブレーション動作期間においてＡ／Ｄ変換ユニット１０の出力端子から生成されるＮビットのＡＤ変換デジタル信号ｂｋである。

キャリブレーション動作期間でのキャリブレーション動作の実行によって、キャリブレーションユニット１４の減算ユニット１４０の誤差出力信号“ｅ”が、実質的にゼロとされる。例えば、上記非特許文献１に記載されたＬＭＳ(Least Mean Square)アルゴリズムによって、第１ＤＡ変換補償ユニット１５のウェイト係数Ｘｋ(ｋ＝１、２…Ｍ)とＡＤ変換補償ユニット１３のウェイト係数Ｗｋ(ｋ＝１、２…Ｎ)が決定される。その結果、図１に示した実施の形態１による電子システム１において低精度のＤ／Ａ変換ユニット１１と低精度のＡ／Ｄ変換ユニット１０を使用しても、キャリブレーション動作期間においてＤ／Ａ変換ユニット１１の非線形性とＡ／Ｄ変換ユニット１０の非線形性はそれぞれ第１ＤＡ変換補償ユニット１５の動作特性とＡＤ変換補償ユニット１３の動作特性によって補償されるものである。

更にキャリブレーション動作期間での上述したキャリブレーション動作の実行によりキャリブレーションユニット１４の第１サーチエンジン１４１により算出された第１ＤＡ変換補償ユニット１５のウェイト係数Ｘｋ(ｋ＝１、２…Ｍ)は、第２ＤＡ変換補償ユニット１６の内部レジスタにも格納される。

《通常動作》
その結果、キャリブレーション動作期間の終了後の通常動作期間では、第２ＤＡ変換補償ユニット１６は、内部レジスタに格納された第１ＤＡ変換補償ユニット１５のウェイト係数Ｘｋ(ｋ＝１、２…Ｍ)を使用することにより第２ＤＡ変換補償ユニット１６の動作特性を決定するものである。すなわち、第２ＤＡ変換補償ユニット１６の動作特性は、Ｄ／Ａ変換ユニット１１のＤＡ変換の非線形性の逆方向変換に対応する。その結果、第２ＤＡ変換補償ユニット１６の動作特性は、Ｄ／Ａ変換ユニット１１のＤＡ変換の非線形性を相殺(キャンセル)するものとなる。

より詳細に説明すると、キャリブレーション動作期間の終了後の通常動作期間において第２ＤＡ変換補償ユニット１６は、ＤＡ変換デジタル入力信号ＤＡＩＮのデジタル値Ｄｋ(ｋ＝１、２…Ｍ)と内部レジスタに格納されたウェイト係数Ｘｋ(ｋ＝１、２…Ｍ)を使用して補償デジタル値Ｄ´ｋ(ｋ＝１、２…Ｍ)を生成する。第２ＤＡ変換補償ユニット１６の出力端子から生成された補償デジタル値Ｄ´ｋ(ｋ＝１、２…Ｍ)は、セレクタユニット１７の第２入力端子に供給される。すなわち、第２ＤＡ変換補償ユニット１６から生成される補償デジタル値Ｄ´ｋ(ｋ＝１、２…Ｍ)は、ＤＡ変換デジタル入力信号ＤＡＩＮのデジタル値Ｄｋ(ｋ＝１、２…Ｍ)をＤ／Ａ変換ユニット１１のＤＡ変換の非線形性によって逆方向変換したものである。従って、通常動作期間では、第２ＤＡ変換補償ユニット１６の動作特性はＤ／Ａ変換ユニット１１のＤＡ変換の非線形性を相殺(キャンセル)するので、低精度のＤ／Ａ変換ユニット１１を使用しても、高精度のＤＡ変換アナログ出力信号ＤＡＯＵＴをＤＡ変換出力用スイッチ１８を介してＤ／Ａ変換ユニット１１の出力端子から生成することが可能となる。

更に、キャリブレーション動作期間の終了後の通常動作期間においては、キャリブレーション動作期間と全く同様にＡ／Ｄ変換ユニット１０の非線形性はＡＤ変換補償ユニット１３の動作特性により補償されるものである。すなわち、第２サーチエンジン１４２により決定されたＡＤ変換補償ユニット１３の動作特性は、Ａ／Ｄ変換ユニット１０のＡＤ変換の非線形性を相殺(キャンセル)するものである。従って、低精度のＡ／Ｄ変換ユニット１０を使用したとしても、高精度のＡＤ変換デジタル出力信号ＡＤＯＵＴをＡ／Ｄ変換補償ユニット１３の出力端子から生成することが可能となる。

《第２ＤＡ変換補償ユニットの補償デジタル値の生成》
図２は、図１に示した実施の形態１による電子システム１の内部の第２ＤＡ変換補償ユニット１６がＤＡ変換デジタル入力信号ＤＡＩＮのデジタル値Ｄｊ(ｊ＝１、２…Ｍ)に応答して補償デジタル値Ｄ´ｊ(ｊ＝１、２…Ｍ)を生成する動作を説明する図である。

図２の最初のステップＳ２００において、第２ＤＡ変換補償ユニット１６の動作が開始される。ここで、ｋ＝１、Ｄ´ｊ(ｊ＝１、２…Ｍ)=0に初期設定されている。２番目のステップＳ２０１において、第２ＤＡ変換補償ユニット１６は次式に従ってＤ／Ａ変換ユニット１１の出力端子から生成されるＤＡ変換アナログ出力信号ＤＡＯＵＴの理想値Ｖａｌｕｅ１の算出を実行する。

更に２番目のステップＳ２０１において、第２ＤＡ変換補償ユニット１６は次式に従ってＤ／Ａ変換ユニット１１の出力端子から生成されるＤＡ変換アナログ出力信号ＤＡＯＵＴの実値Ｖａｌｕｅ２の算出を実行する。

３番目のステップＳ２０２において、第２ＤＡ変換補償ユニット１６は次式に従った判定動作を実行する。

この３番目のステップＳ２０２における判定結果が「ＹＥＳ」の場合には、上記(３)式により算出されるＤ／Ａ変換ユニット１１から生成されるＤＡ変換アナログ出力信号ＤＡＯＵＴの理想値Ｖａｌｕｅ１よりも上記(４)式により算出されるＤ／Ａ変換ユニット１１から生成されるＤＡ変換アナログ出力信号ＤＡＯＵＴの実値Ｖａｌｕｅ２が小さいことになる。従って、３番目のステップＳ２０２での判定結果が「ＹＥＳ」の場合には、理想値Ｖａｌｕｅ１まで実値Ｖａｌｕｅ２が増加するように４番目のステップＳ２０３において第２ＤＡ変換補償ユニット１６は補償デジタル値Ｄ´ｋを正の値“１”に設定するものである。

一方、３番目のステップＳ２０２における判定結果が「ＮＯ」の場合には、上記(３)式により算出されるＤ／Ａ変換ユニット１１から生成されるＤＡ変換アナログ出力信号ＤＡＯＵＴの理想値Ｖａｌｕｅ１よりも上記(４)式により算出されるＤ／Ａ変換ユニット１１から生成されるＤＡ変換アナログ出力信号ＤＡＯＵＴの実値Ｖａｌｕｅ２が大きいことになる。従って、３番目のステップＳ２０２の判定結果が「ＮＯ」の場合には、理想値Ｖａｌｕｅ１まで実値Ｖａｌｕｅ２が減少するように５番目のステップＳ２０４において第２ＤＡ変換補償ユニット１６は補償デジタル値Ｄ´ｋを負の値“−１”に設定するものである。

４番目のステップＳ２０３または５番目のステップＳ２０４の後の６番目のステップＳ２０５においては、ビット管理番号ｋがビット数Ｍに到達したか否かが、第２ＤＡ変換補償ユニット１６によって判定される。６番目のステップＳ２０５における判定結果が「ＮＯ」の場合には、７番目のステップＳ２０６においてビット管理番号ｋが＋１分、インクリメントされて、６番目のステップＳ２０５における判定結果が「ＹＥＳ」の場合には、８番目のステップＳ２０７において第２ＤＡ変換補償ユニット１６の動作が終了される。

図２に示した第２ＤＡ変換補償ユニット１６による補償デジタル値Ｄ´ｋの生成動作から、Ｍ回のループ動作によって補償デジタル値Ｄ´ｋ(ｋ＝１、２…Ｍ)の最上位ビットＤ´１と第２ビットＤ´２と以下同様に最下位ビットＤ´Ｍとが第２ＤＡ変換補償ユニット１６によってシーケンシャルに生成される。このシーケンシャル生成の間に、第２ＤＡ変換補償ユニット１６にはＭビットのＤＡ変換デジタル入力信号ＤＡＩＮのデジタル値Ｄｋ(ｋ＝１、２…Ｍ)と第１サーチエンジン１４１からのＭビットのウェイト係数Ｘｋ(ｋ＝１、２…Ｍ)とが、Ｍビット並列の形態で供給されている。このように第２ＤＡ変換補償ユニット１６にＭビットのＤＡ変換デジタル入力信号ＤＡＩＮのデジタル値ＤｋとＭビットのウェイト係数Ｘｋが並列の形態で供給されている状態で、第２ＤＡ変換補償ユニット１６からＭビットの補償デジタル値Ｄ´ｋがシーケンシャルに生成されることが考慮される。この考慮から、ＤＡ変換ユニット１１およびセレクタユニット１７と比較して、第２ＤＡ変換補償ユニット１６は少なくともＭ倍速動作するように第２ＤＡ変換補償ユニット１６が構成される。

尚、キャリブレーションスイッチ１２には第１制御信号Ｃｎｔ１が供給されて、ＤＡ変換出力用スイッチ１８には第２制御信号Ｃｎｔ２が供給され、ＡＤ変換入力用スイッチ１９には第３制御信号Ｃｎｔ３が供給されて、セレクタユニット１７には第４制御信号Ｃｎｔ４が供給される。

キャリブレーション動作期間では、第４制御信号Ｃｎｔ４はハイレベルとされ、セレクタユニット１７は第１入力端子に供給されるキャリブレーションデジタル信号としてのデジタル入力信号ＤＡＩＮを選択してＤ／Ａ変換ユニット１１の入力端子に供給する。

通常動作期間では、第４制御信号Ｃｎｔ４はローレベルとされ、セレクタユニット１７は第２入力端子に供給される第２ＤＡ変換補償ユニット１６からの補償デジタル値Ｄ´ｋ(ｋ＝１、２…Ｍ)を選択してＤ／Ａ変換ユニット１１の入力端子に供給する。

更にキャリブレーション動作期間では、第１制御信号Ｃｎｔ１はハイレベルとされ第２制御信号Ｃｎｔ２と第３制御信号Ｃｎｔ３はローレベルに制御され、キャリブレーションスイッチ１２はオン状態に制御され、ＤＡ変換出力用スイッチ１８とＡＤ変換入力用スイッチ１９はオフ状態に制御される。

更に通常動作期間では、第１制御信号Ｃｎｔ１はローレベルとされ第２制御信号Ｃｎｔ２と第３制御信号Ｃｎｔ３はハイレベルに制御され、キャリブレーションスイッチ１２はオフ状態に制御され、ＤＡ変換出力用スイッチ１８とＡＤ変換入力用スイッチ１９はオン状態に制御される。

［実施の形態２］
《電子システムの構成》
図３は、実施の形態２による電子システム１の構成を示す図である。

図３に示す実施の形態２による電子システム１が図１に示した実施の形態１による電子システム１と相違するのは、次の点である。

すなわち、図３に示す実施の形態２による電子システム１において、Ａ／Ｄ変換ユニット１０がＮビットのＡＤ変換デジタル信号ｂｋを生成するだけではなく、Ａ／Ｄ変換ユニット１０がディザー生成制御信号Ｄｉｔｈｅｒ＿ｇｅｎに応答してＮビットのディザーデジタル信号ｄｋを生成することである。その結果、キャリブレーションユニット１４の第２サーチエンジン１４２は、Ｎビットのウェイト係数Ｗｋを生成するだけではなくＮビットの他のウェイト係数αｋを生成するものである。

このように、図３に示す実施の形態２による電子システム１においてＡ／Ｄ変換ユニット１０がディザーデジタル信号ｄｋを生成して第２サーチエンジン１４２がＮビットの他のウェイト係数αｋを生成するのは、キャリブレーションユニット１４の第１サーチエンジン１４１と第２サーチエンジン１４２のウェイト計算の収束速度を改善するためのものである。

それに対して、図１に示した実施の形態１による電子システム１のＡ／Ｄ変換ユニット１０は、ディザーデジタル信号ｄｋを生成しない。その結果、図１に示した実施の形態１による電子システム１のＤ／Ａ変換ユニット１１のＤＡ変換アナログ出力信号ＤＡＯＵＴが直流電圧または低周波電圧である場合には、キャリブレーションユニット１４の第１サーチエンジン１４１と第２サーチエンジン１４２のウェイト計算の収束速度が遅いと言う問題が本発明者等の検討によって明らかとされた。

従って、図３に示す実施の形態２による電子システム１では、図１の実施の形態１による電子システム１ではウェイト計算の収束速度が遅いと言う問題を解消するために、Ａ／Ｄ変換ユニット１０がディザー生成制御信号Ｄｉｔｈｅｒ＿ｇｅｎに応答してＮビットのディザーデジタル信号ｄｋを生成して第２サーチエンジン１４２がＮビットの他のウェイト係数αｋを生成するものである。

すなわち、図１の実施の形態１による電子システム１のＤ／Ａ変換ユニット１１のＤＡ変換アナログ出力信号ＤＡＯＵＴが直流電圧または低周波電圧であることによりＡ／Ｄ変換ユニット１０の出力端子から生成されるＮビットのＡＤ変換デジタル信号ｂｋが例えばオール“０”となる場合を、想定する。この場合には、ＡＤ変換補償ユニット１３の出力端子からは上記(２)式で与えられるＡＤ変換補償デジタル出力信号ＡＤＣ＿Ｃｍｐ＿ＯＵＴは、ＡＤ変換補償ユニット１３のウェイト係数Ｗｋ(ｋ＝１、２…Ｎ)の値と全く無関係に、オール“０”となるものである。従って、キャリブレーションユニット１４の第２サーチエンジン１４２によるＡＤ変換補償ユニット１３のウェイト係数Ｗｋ(ｋ＝１、２…Ｎ)のウェイト計算が正しく収束しない。更にこれに起因してキャリブレーションユニット１４の第１サーチエンジン１４１による第１ＤＡ変換補償ユニット１５のウェイト係数Ｘｋ(ｋ＝１、２…Ｍ)のウェイト計算も正しく収束しない。

それに対して、図３に示す実施の形態２による電子システム１では、上述の場合でもＡ／Ｄ変換ユニット１０から生成されるＮビットのディザーデジタル信号ｄｋによりＡＤ変換補償ユニット１３の出力端子から生成されるＡＤ変換補償デジタル出力信号ＡＤＣ＿Ｃｍｐ＿ＯＵＴがオール“０”となることが解消される。その結果、キャリブレーションユニット１４の第２サーチエンジン１４２によるＡＤ変換補償ユニット１３のウェイト係数Ｗｋ(ｋ＝１、２…Ｎ)のウェイト計算を正しく収束させることが可能となる。更に、キャリブレーションユニット１４の第１サーチエンジン１４１による第１ＤＡ変換補償ユニット１５のウェイト係数Ｘｋ(ｋ＝１、２…Ｍ)のウェイト計算も正しく収束させることが可能となる。

《Ａ／Ｄ変換ユニットの構成》
図４は、図３に示した実施の形態２による電子システム１においてＡＤ変換デジタル信号ｂｋとディザーデジタル信号ｄｋとを生成するためのＡ／Ｄ変換ユニット１０の構成を示す図である。

図４に示したようにＡ／Ｄ変換ユニット１０は、良く知られているように従属接続された複数のＡＤ変換ステージ１０１、１０２…１０Ｎ−１、１０Ｎを含むパイプライン型Ａ／Ｄ変換器によって構成されている。まず初段のＡＤ変換ステージ１０１にアナログ入力信号ＡＤＩＮとしてのアナログ入力電圧ＶＩＮとディザー生成制御信号Ｄｉｔｈｅｒ＿ｇｅｎ１が供給されることによって、初段のＡＤ変換ステージ１０１からＮビットのＡＤ変換デジタル信号ｂｋの最上位ビットｂ１とＮビットのディザーデジタル信号ｄｋの最上位ビットｄ１とが生成される。更に、初段のＡＤ変換ステージ１０１の出力端子から生成されるアナログ残差信号は、アナログ入力電圧ＶＩＮとして、第２段のＡＤ変換ステージ１０２の入力端子に供給される。第２段のＡＤ変換ステージ１０２にもディザー生成制御信号Ｄｉｔｈｅｒ＿ｇｅｎ２が供給されて、第２段のＡＤ変換ステージ１０２からＮビットのＡＤ変換デジタル信号ｂｋの第２ビットｂ２とＮビットのディザーデジタル信号ｄｋの第２ビットｄ２が生成される。以下同様にして、第Ｎ−１段のＡＤ変換ステージ１０Ｎ−１にもディザー生成制御信号Ｄｉｔｈｅｒ＿ｇｅｎＮ−１が供給され、第Ｎ−１段のＡＤ変換ステージ１０Ｎ−１からＮビットのＡＤ変換デジタル信号ｂｋの第Ｎ−１ビットｂ_Ｎ−１とＮビットのディザーデジタル信号ｄｋの第Ｎ−１ビットｄ_Ｎ−１とが生成される。

図４には、従属接続されたＡＤ変換ステージ１０１、１０２…１０Ｎ−１、１０Ｎの各ＡＤ変換ステージの構成も示されている。図４に示すように、各ＡＤ変換ステージは、サブＡ／Ｄ変換器１０Ｎ−１１とサブＤ／Ａ変換器１０Ｎ−１２と減算器１０Ｎ−１３と増幅器１０Ｎ−１４とを含んでいる。例えば、Ｎ−１段目のステージの例では、アナログ入力電圧ＶＩＮは、サブＡ／Ｄ変換器１０Ｎ−１１によって１．５ビットのＡＤ変換デジタル信号ｂ_Ｎ−１に変換され、この１．５ビットのＡＤ変換デジタル信号ｂ_Ｎ−１はサブＤ／Ａ変換器１０Ｎ−１２によりアナログ出力信号に変換される。減算器１０Ｎ−１３ではアナログ入力電圧ＶＩＮからサブＤ／Ａ変換器１０Ｎ−１２のアナログ出力信号が減算されて、減算器１０Ｎ−１３の差分出力信号は電圧利得が略“２”に設定された増幅器１０Ｎ−１４によって増幅され、増幅器１０Ｎ−１４の出力端子から生成されるアナログ残差信号Ｖ_ＯＵＴが次段のＡＤ変換ステージの入力端子に供給される。

図４に示すＮ−１段目のＡＤ変換ステージは、１．５ビットのＡＤ変換デジタル信号ｂ_Ｎ−１とディザー生成制御信号Ｄｉｔｈｅｒ＿ｇｅｎＮ−１に応答してＮビットのディザーデジタル信号ｄｋの第Ｎ−１ビットｄ_Ｎ−１を生成するために、擬似乱数生成器１０Ｎ−１５とデジタル乗算器１０Ｎ−１６と第２サブＤ／Ａ変換器１０Ｎ−１７とを含んでいる。擬似乱数生成器１０Ｎ−１５はディザー生成制御信号Ｄｉｔｈｅｒ＿ｇｅｎＮ−１とサブＡ／Ｄ変換器１０Ｎ−１１の出力端子から生成される１．５ビットのＡＤ変換デジタル信号ｂ_Ｎ−１とに応答して１．５ビットのディザーデジタル信号ｄ_Ｎ−１を生成して、デジタル乗算器１０Ｎ−１６は第Ｎ−１ビットｄ_Ｎ−１と所定のデジタル乗算係数α_Ｎ−１とを乗算する。第２サブＤ／Ａ変換器１０Ｎ−１７はデジタル乗算器１０Ｎ−１６のデジタル乗算出力信号をディザーアナログ出力信号に変換して、減算器１０Ｎ−１３ではアナログ入力電圧ＶＩＮからディザーアナログ出力信号が更に減算されるものである。

《サブＡ／Ｄ変換器の動作》
図５は、図４に示した実施の形態２のパイプライン型Ａ／Ｄ変換器のＮ−１段目のＡＤ変換ステージ１０Ｎ−１のＡＤ変換デジタル信号ｂ_Ｎ−１とディザーデジタル信号ｄ_Ｎ−１の生成動作を説明する図である。

最初に、図５はでは、図４に示した実施の形態２のパイプライン型Ａ／Ｄ変換器のＮ−１段目のＡＤ変換ステージ１０Ｎ−１に含まれたサブＡ／Ｄ変換器１０Ｎ−１１によるアナログ入力電圧ＶＩＮの１．５ビットのＡＤ変換デジタル信号ｂ_Ｎ−１への変換動作が説明されている。

図５に示すように、アナログ入力電圧ＶＩＮの入力電圧がサブＡ／Ｄ変換器１０Ｎ−１１によって高電圧範囲と中間電圧範囲と低電圧範囲との３つの電圧範囲に弁別されている。すなわち、高電圧範囲は正の基準電圧Ｖ_ＲＥＦと正の１／４基準電圧Ｖ_ＲＥＦ／４との間の電圧で規定され、中間電圧範囲は正の１／４基準電圧Ｖ_ＲＥＦ／４と負の１／４基準電圧−Ｖ_ＲＥＦ／４との間の電圧で規定され、低電圧範囲は負の１／４基準電圧−Ｖ_ＲＥＦ／４と負の基準電圧−Ｖ_ＲＥＦとの間の電圧で規定される。

サブＡ／Ｄ変換器１０Ｎ−１１によってアナログ入力電圧ＶＩＮが正の基準電圧Ｖ_ＲＥＦと正の１／４基準電圧Ｖ_ＲＥＦ／４の間の高電圧範囲に存在すると弁別されると、ハイレベル“１”のＡＤ変換デジタル信号ｂ_Ｎ−１がサブＡ／Ｄ変換器１０Ｎ−１１から生成される。この場合には、ハイレベル“１”のＡＤ変換デジタル信号ｂ_Ｎ−１に応答して、擬似乱数生成器１０Ｎ−１５とデジタル乗算器１０Ｎ−１６と第２サブＤ／Ａ変換器１０Ｎ−１７とは、中間レベル“０”またはハイレベル“１”のディザーデジタル信号ｄ_Ｎ−１を生成する。

また、サブＡ／Ｄ変換器１０Ｎ−１１によってアナログ入力電圧ＶＩＮが正の１／４基準電圧Ｖ_ＲＥＦ／４と負の１／４基準電圧−Ｖ_ＲＥＦ／４との間の中間電圧範囲に存在すると弁別されると、中間レベル“０”のＡＤ変換デジタル信号ｂ_Ｎ−１がサブＡ／Ｄ変換器１０Ｎ−１１から生成される。この場合には、中間レベル“０”のＡＤ変換デジタル信号ｂ_Ｎ−１に応答して、擬似乱数生成器１０Ｎ−１５とデジタル乗算器１０Ｎ−１６と第２サブＤ／Ａ変換器１０Ｎ−１７とは、ローレベル“−１”または中間レベル“０”またはハイレベル“１”のディザーデジタル信号ｄ_Ｎ−１を生成する。

更にサブＡ／Ｄ変換器１０Ｎ−１１によってアナログ入力電圧ＶＩＮ圧が負の１／４基準電圧−Ｖ_ＲＥＦ／４と負の基準電圧−Ｖ_ＲＥＦとの間の低電圧範囲に存在すると弁別される場合には、低レベル“−１”のＡＤ変換デジタル信号ｂ_Ｎ−１がサブＡ／Ｄ変換器１０Ｎ−１１から生成される。この場合には、低レベル“−１”のＡＤ変換デジタル信号ｂ_Ｎ−１に応答して、擬似乱数生成器１０Ｎ−１５とデジタル乗算器１０Ｎ−１６と第２サブＤ／Ａ変換器１０Ｎ−１７とは、ローレベル“−１”または中間レベル“０”のディザーデジタル信号ｄ_Ｎ−１を生成する。

図６は、アナログ入力電圧ＶＩＮに応答して図４に示した実施の形態２のパイプライン型Ａ／Ｄ変換器のＮ−１段目のＡＤ変換ステージ１０Ｎ−１から生成されるアナログ残差信号Ｖ_ＯＵＴとＡＤ変換デジタル信号ｂ_Ｎ−１とディザーデジタル信号ｄ_Ｎ−１とを説明する図である。

図５でも説明したように、アナログ入力電圧ＶＩＮが正の基準電圧Ｖ_ＲＥＦと正の１／４基準電圧Ｖ_ＲＥＦ／４との間の高電圧範囲に存在すると弁別されると、ハイレベル“１”のＡＤ変換デジタル信号ｂ_Ｎ−１と中間レベル“０”またはハイレベル“１”のディザーデジタル信号ｄ_Ｎ−１が生成される。ディザーデジタル信号ｄ_Ｎ−１が中間レベル“０”の場合には、図６の右側に示すように、アナログ残差信号Ｖ_ＯＵＴの電圧レベルは太い実線に示すように比較的高レベルとなる。ディザーデジタル信号ｄ_Ｎ−１が高レベル“１”の場合には、図６の右側に示すように、アナログ残差信号Ｖ_ＯＵＴの電圧レベルは太い破線に示すように比較的低レベルとなる。

図５でも説明したように、正の１／４基準電圧Ｖ_ＲＥＦ／４と負の１／４基準電圧−Ｖ_ＲＥＦ／４の間の中間電圧範囲に存在すると弁別されると、中間レベル“０”のＡＤ変換デジタル信号ｂ_Ｎ−１とローレベル“−１”または中間レベル“０”またはハイレベル“１”のディザーデジタル信号ｄ_Ｎ−１が生成されるものである。ディザーデジタル信号ｄ_Ｎ−１が低レベル“−１”の場合には、図６の中央に示すように、アナログ残差信号Ｖ_ＯＵＴの電圧レベルは上側の太い破線に示すように比較的高レベルとなる。ディザーデジタル信号ｄ_Ｎ−１が中間レベル“０”の場合には、図６の中央に示すように、アナログ残差信号Ｖ_ＯＵＴの電圧レベルは太い実線に示すように比較的中間レベルとなる。ディザーデジタル信号ｄ_Ｎ−１がハイレベル“１”の場合には、図６の中央に示すようにアナログ残差信号Ｖ_ＯＵＴの電圧レベルは下側の太い破線に示すように比較的低レベルとなる。

以上のように図３と図４と図５と図６とを参照して説明した実施の形態２による電子システム１によれば、Ｄ／Ａ変換ユニット１１のＤＡ変換アナログ出力信号ＤＡＯＵＴが直流電圧または低周波電圧である場合に、キャリブレーションユニット１４の第１サーチエンジン１４１と第２サーチエンジン１４２のウェイト計算の収束速度の高速化が可能となる。その理由は、Ｄ／Ａ変換ユニット１１のＤＡ変換アナログ出力信号ＤＡＯＵＴが直流電圧または低周波電圧である場合にも、Ａ／Ｄ変換ユニット１０から生成されるＮビットのディザーデジタル信号ｄｋに応答してキャリブレーションユニット１４の第１サーチエンジン１４１と第２サーチエンジン１４２のウェイト計算が活性化されるためである。

尚、図３に示した実施の形態２のＡＤ変換補償ユニット１３における補償動作は、図１の実施の形態１のようなウェイト係数Ｗｋとデジタル信号ｂｋの内積演算ではなく、ウェイト係数Ｗｋとデジタル信号とディザーデジタル信号の加算信号(ｂｋ＋αｋｄｋ)の内積演算となる。更に、この実施の形態２によるディザー利用によるウェイト計算収束技術は、シグマデルタＡ／Ｄ変換器等の量子化誤差を低減する目的でアナログ原入力信号にランダム雑音を印加すると言う良く知られている「ディザー技術」とは相違するものである。

《Ａ／Ｄ変換ユニットの他の構成》
図７は、図３に示した実施の形態２による電子システム１においてＡＤ変換デジタル信号ｂｋとディザーデジタル信号ｄｋとを生成するためのＡ／Ｄ変換ユニット１０の他の構成を示す図である。

図７に示した実施の形態２によるＡ／Ｄ変換ユニット１０は、図４に示したようなパイプライン型Ａ／Ｄ変換器によって構成されるのではなく、逐次比較型Ａ／Ｄ変換器によって構成されている。従って、図７に示した実施の形態２によって逐次比較型Ａ／Ｄ変換器の形態で構成されたＡ／Ｄ変換ユニット１０は、アナログ比較器１０Ａとコントローラ１０ＢとサブＤ／Ａ変換器１０Ｃによって構成されている。アナログ比較器１０Ａの非反転入力端子にアナログ入力信号ＡＤＩＮが供給される一方、アナログ比較器１０の反転入力端子にサブＤ／Ａ変換器１０Ｃから生成されるアナログフィードバック電圧が供給される。

逐次比較型Ａ／Ｄ変換器のアナログ比較器１０Ａとコントローラ１０ＢとサブＤ／Ａ変換器１０Ｃとがアナログ入力信号ＡＤＩＮとアナログフィードバック電圧との逐次比較動作を実行することによって、コントローラ１０ＢにはＮビットのＡＤ変換デジタル信号ｂ_１、ｂ_２、ｂ_３…ｂ_Ｎ−１、ｂ_Ｎが格納される。

図７に示した実施の形態２による逐次比較型Ａ／Ｄ変換器の形態で構成されたＡ／Ｄ変換ユニット１０がＮビットのＡＤ変換デジタル信号ｂｋとＮビットのディザーデジタル信号ｄｋとを生成するために、Ａ／Ｄ変換ユニット１０には擬似乱数生成器１０Ｄとデジタル乗算器１０Ｅと第２サブＤ／Ａ変換器１０Ｇと加算器１０Ｈとが追加されている。

コントローラ１０Ｂから生成されるＮビットのＡＤ変換デジタル信号ｂ_１、ｂ_２、ｂ_３…ｂ_Ｎ−１、ｂ_ＮがサブＤ／Ａ変換器１０Ｃに供給されるだけではなく、擬似乱数生成器１０Ｄにも供給される。従って、擬似乱数生成器１０Ｄは、ディザー生成制御信号Ｄｉｔｈｅｒ＿ｇｅｎとコントローラ１０Ｂから生成されるＮビットのＡＤ変換デジタル信号ｂ_１、ｂ_２、ｂ_３…ｂ_Ｎ−１、ｂ_Ｎとに応答してＮビットのディザーデジタル信号ｄ_１、ｄ_２、ｄ_３…ｄ_Ｎ−１、ｄ_Ｎを生成する。その結果、デジタル乗算器ＥはＮビットのディザーデジタル信号ｄ_１、ｄ_２、ｄ_３…ｄ_Ｎ−１、ｄ_ＮとＮ個の所定のデジタル乗算係数α_ｋの乗算を実行するので、デジタル乗算器Ｅからデジタル乗算出力信号が生成される。第２サブＤ／Ａ変換器１０Ｇはデジタル乗算器１０Ｅのデジタル乗算出力信号をディザーアナログ出力信号に変換して、加算器１０ＨはサブＤ／Ａ変換器１０Ｃのアナログフィードバック電圧と第２サブＤ／Ａ変換器１０Ｇのディザーアナログ出力信号との加算を実行して、加算器１０Ｈの加算信号はアナログ比較器１０の反転入力端子に供給される。

図４に示した実施の形態２のパイプライン型Ａ／Ｄ変換器によって構成されたＡ／Ｄ変換ユニット１０は複数のＡＤ変換ステージ１０１、１０２…１０Ｎ−１、１０ＮによるパイプラインＡ／Ｄ変換動作によってＮビットのＡＤ変換デジタル信号ｂｋとＮビットのディザーデジタル信号ｄｋを生成するものであった。

それに対して、図７に示した実施の形態２のＡ／Ｄ変換ユニット１０は、アナログ比較器１０Ａとコントローラ１０ＢとサブＤ／Ａ変換器１０Ｃと擬似乱数生成器１０Ｄとデジタル乗算器１０Ｅと第２サブＤ／Ａ変換器１０Ｇと加算器１０Ｈを使用した逐次比較型Ａ／Ｄ変換動作によってＮビットのＡＤ変換デジタル信号ｂｋとＮビットのディザーデジタル信号ｄｋを生成するものである。

［実施の形態３］
《電子システムの構成》
図８は、実施の形態３による電子システム１の構成を示す図である。

図８に示す実施の形態３による電子システム１が図３に示した実施の形態２による電子システム１と相違するのは、次の点である。

すなわち、図８に示す実施の形態３による電子システム１においては、図３に示した実施の形態２による電子システム１に含まれていた第２ＤＡ変換補償ユニット１６とセレクタユニット１７とが省略され、その代わりに校正値算出部１６Ａと制御レジスタ１６Ｂとが追加されている。

その結果、図８に示した実施の形態３による電子システム１に追加された校正値算出部１６Ａと制御レジスタ１６Ｂは、キャリブレーションユニット１４の第１サーチエンジン１４１から生成されるウェイト係数Ｘｋ(ｋ＝１、２…Ｍ)に応答して、Ｄ／Ａ変換ユニット１１の非線形性を補償するウェイト係数Ｙｋ(ｋ＝１、２…Ｍ)を生成するものである。従って、校正値算出部１６Ａと制御レジスタ１６Ｂとから生成されるＤ／Ａ変換ユニット１１の非線形性を補償するウェイト係数Ｙｋ(ｋ＝１、２…Ｍ)は、Ｄ／Ａ変換ユニット１１に直接供給される。

その結果、キャリブレーション動作期間の終了後の通常動作期間においては、校正値算出部１６Ａと制御レジスタ１６ＢとからＤ／Ａ変換ユニット１１に供給されるウェイト係数Ｙｋ(ｋ＝１、２…Ｍ)は、Ｄ／Ａ変換ユニット１１の非線形性を補償するものである。

一方、キャリブレーション動作期間に図８に示す実施の形態３による電子システム１においては、実施の形態１と実施の形態２と全く同様に、Ｄ／Ａ変換ユニット１１の非線形性は第１ＤＡ変換補償ユニット１５の動作特性によって補償される。

一方、校正値算出部１６Ａと制御レジスタ１６Ｂとから生成されるウェイト係数Ｙｋ(ｋ＝１、２…Ｍ)がＤ／Ａ変換ユニット１１に供給されることにより非線形性が補償されない場合のＤＡ変換アナログ出力信号ＤＡＯＵＴは次式で算出される。

それに対して、校正値算出部１６Ａと制御レジスタ１６Ｂとから生成されるウェイト係数Ｙｋ(ｋ＝１、２…Ｍ)がＤ／Ａ変換ユニット１１に供給されることにより非線形性が補償される場合のＤＡ変換アナログ出力信号ＤＡＯＵＴは次式で算出される。

一方、キャリブレーション動作期間において、上記(３)式によって算出されるＤ／Ａ変換ユニット１１のＤＡ変換アナログ出力信号ＤＡＯＵＴの理想値Ｖａｌｕｅ１と上記(７)式によって算出される非線形性が補償される場合のＤＡ変換アナログ出力信号ＤＡＯＵＴを等しくするために、校正値算出部１６Ａは次式に従ってウェイト係数Ｙｋ(ｋ＝１、２…Ｍ)を算出する。

《非線形性が補償されるＤ／Ａ変換ユニットの構成》
図９は、図８に示した実施の形態３による電子システム１において、校正値算出部１６Ａと制御レジスタ１６Ｂとから生成されるウェイト係数Ｙｋ(ｋ＝１、２…Ｍ)がＤ／Ａ変換ユニット１１に供給されることにより非線形性が補償されるＤ／Ａ変換ユニット１１の構成を示す図である。

図９に示すようにＤ／Ａ変換ユニット１１は、バイナリー型Ｄ／Ａ変換器の形態を構成するように、ウェイト付けされた複数の電流源１１Ａ１、１１Ｂ１…１１Ｃ１と、ＤＡ変換デジタル入力信号ＤＡＩＮのデジタル値Ｄ１、Ｄ２…ＤＭが供給される複数のスイッチ１１Ａ２、１１Ｂ２…１１Ｃ２と、演算増幅器１１Ｄと帰還抵抗１１Ｅによって構成されている。すなわち、最上位ビットの電流源１１Ａ１は最大電流の２^Ｍ−１Ｉ_ＲＥＦを流すようにウェイト付けされ、第２ビット目の電流源１１Ａ１は２番目の電流の２^Ｍ−２Ｉ_ＲＥＦを流すようにウェイト付けされ、最下位ビットの電流源１１Ｃ１は最小電流のＩ_ＲＥＦを流すようにウェイト付けされている。

ＤＡ変換デジタル入力信号ＤＡＩＮのデジタル値Ｄ１、Ｄ２…ＤＭに応答して複数のスイッチ１１Ａ２、１１Ｂ２…１１Ｃ２のオン・オフ状態が決定されて、帰還抵抗１１Ｅに流れるＤＡ変換アナログ電流が決定される。帰還抵抗１１Ｅの抵抗値とＤＡ変換アナログ電流の電流値の積によって、Ｄ／Ａ変換ユニット１１のＤＡ変換アナログ出力信号ＤＡＯＵＴの電圧値が決定される。

しかし、上述した構成のバイナリー型Ｄ／Ａ変換器の形態を有するＤ／Ａ変換ユニット１１では、複数の電流源１１Ａ１、１１Ｂ１…１１Ｃ１の各電流値が理想のウェイト付けから誤差を有する場合が多いので、Ｄ／Ａ変換ユニット１１のＤ／Ａ変換動作の非線形性が発生する。

このＤ／Ａ変換ユニット１１の非線形性を補償するために、図９に示したＤ／Ａ変換ユニット１１には、複数の補償用電流源１１Ａ３、１１Ｂ３…１１Ｃ３が追加されている。図９では、簡素化のために、最上位ビットの補償用電流源１１Ａ３の構成のみが示されているが、その他の補償用電流源１１Ｂ３…１１Ｃ３も最上位ビットの補償用電流源１１Ａ３と同様に構成される。この最上位ビットの補償用電流源１１Ａ３は、等しくウェイト付けされた基準電流Ｉ_ＲＥＦを流す複数の電流源とウェイト係数Ｙｋの最初の係数Ｙ１(複数ビット)に基づいて制御される複数のスイッチとによって構成されている。第２ビット目の補償用電流源１１Ｂ３にはウェイト係数Ｙｋの２番目の係数Ｙ２(複数ビット)が供給され、最後の補償用電流源１１Ｃ３にはウェイト係数Ｙｋの最終番目の係数Ｙ_Ｍ(複数ビット)が供給される。

図８と図９とを参照して説明した実施の形態３による電子システム１によれば、キャリブレーション動作終了後に得られたウェイト係数Ｘｋを使用して上記(８)式によってウェイト係数Ｙｋが得られ、Ｄ／Ａ変換ユニット１１の非線形性は校正値算出部１６Ａと制御レジスタ１６ＢとからＤ／Ａ変換ユニット１１に供給されるウェイト係数Ｙｋによって補償される。

図８と図９とを参照して説明した実施の形態３による電子システム１によれば、キャリブレーション動作期間の終了後の通常動作期間でも、Ｄ／Ａ変換ユニット１１の非線形性は、校正値算出部１６Ａと制御レジスタ１６ＢからＤ／Ａ変換ユニット１１に供給されるウェイト係数Ｙｋ(ｋ＝１、２…Ｍ)により補償される。更にこの通常動作期間でも、Ａ／Ｄ変換ユニット１０の非線形性はＡＤ変換補償ユニット１３の動作特性によって相殺(キャンセル)されるものである。

［実施の形態４］
《電子システムの構成》
図１０は、実施の形態４による電子システム１の構成を示す図である。

図１０に示す実施の形態４による電子システム１が図３に示した実施の形態２による電子システム１と相違するのは、次の点である。

すなわち、図１０に示した実施の形態４による電子システム１においては、図３に示した実施の形態２による電子システム１に含まれていた第１ＤＡ変換補償ユニット１５とセレクタユニット１７とが省略されている。

その結果、キャリブレーション動作期間では、キャリブレーションユニット１４の減算ユニット１４０に供給されるＭビットのＤＡ変換デジタル入力信号ＤＡＩＮのデジタル値Ｄｋ(ｋ＝１、２…Ｍ)とＡＤ変換補償ユニット１３からのＡＤ変換補償デジタル出力信号との差分が実質的にゼロとなるように、キャリブレーションユニット１４が動作する。すなわち、キャリブレーションユニット１４の減算ユニット１４０の誤差出力信号“ｅ”に第１サーチエンジン１４１と第２サーチエンジン１４２とが応答して、第２ＤＡ変換補償ユニット１６の動作特性とＡＤ変換補償ユニット１３の動作特性とが決定される。より詳細に説明すると、第２ＤＡ変換補償ユニット１６の動作特性は参照用Ｄ／Ａ変換ユニットとしてのＤ／Ａ変換ユニット１１のＤＡ変換の非線形性を相殺(キャンセル)するように第１サーチエンジン１４１によって決定され、ＡＤ変換補償ユニット１３の動作特性はＡ／Ｄ変換ユニット１０のＡＤ変換の非線形性を相殺(キャンセル)するように第２サーチエンジン１４２によって決定される。すなわち、ＡＤ変換補償ユニット１３の動作特性はＡ／Ｄ変換ユニット１０のＡＤ変換での非線形性の逆方向変換に対応する一方、第２ＤＡ変換補償ユニット１６の動作特性はＤ／Ａ変換ユニット１１のＤＡ変換での非線形性の逆方向変換に対応するものである。従って、減算ユニット１４０の誤差出力信号“ｅ”に第１サーチエンジン１４１と第２サーチエンジン１４２が応答して、第２ＤＡ変換補償ユニット１６の補償デジタル値Ｄ´ｋ(ｋ＝１、２…Ｍ)が第１サーチエンジン１４１により決定され、ＡＤ変換補償ユニット１３のウェイト係数Ｗｋ(ｋ＝１、２…Ｎ)が第２サーチエンジン１４２により決定される。

更に図１０に示した実施の形態４による電子システム１においては、キャリブレーション動作期間の後の通常動作期間においても第２ＤＡ変換補償ユニット１６の動作特性は、Ｄ／Ａ変換ユニット１１のＤＡ変換の非線形性を相殺(キャンセル)するものとなる。すなわち、第２ＤＡ変換補償ユニット１６はその内部レジスタに格納された第１ＤＡ変換補償ユニット１５のウェイト係数Ｘｋ(ｋ＝１、２…Ｍ)を使用することにより、第２ＤＡ変換補償ユニット１６の動作特性が決定されるものである。すなわち、第２ＤＡ変換補償ユニット１６の動作特性は、Ｄ／Ａ変換ユニット１１のＤＡ変換の非線形性の逆方向変換に対応する。

すなわち、第２ＤＡ変換補償ユニット１６は、ＤＡ変換デジタル入力信号ＤＡＩＮのデジタル値Ｄｋ(ｋ＝１、２…Ｍ)と内部レジスタに格納されたウェイト係数Ｘｋ(ｋ＝１、２…Ｍ)とを使用して、補償デジタル値Ｄ´ｋ(ｋ＝１、２…Ｍ)を生成する。より詳細に説明すると第２ＤＡ変換補償ユニット１６から生成される補償デジタル値Ｄ´ｋ(ｋ＝１、２…Ｍ)は、ＤＡ変換デジタル入力信号ＤＡＩＮのデジタル値Ｄｋ(ｋ＝１、２…Ｍ)をＤ／Ａ変換ユニット１１のＤＡ変換の非線形性によって逆方向変換したものである。従って、キャリブレーション動作期間とその後の通常動作期間では、第２ＤＡ変換補償ユニット１６の動作特性はＤ／Ａ変換ユニット１１のＤＡ変換の非線形性を相殺(キャンセル)するものである。従って、低精度のＤ／Ａ変換ユニット１１を使用しても、高精度のＤＡ変換アナログ出力信号ＤＡＯＵＴがＤＡ変換出力用スイッチ１８を介してＤ／Ａ変換ユニット１１の出力端子から生成されることが可能となる。

更に、図１０に示した実施の形態４による電子システム１においても、図１と図２とを参照して説明した電子システム１と同様にＤＡ変換ユニット１１と比較して第２ＤＡ変換補償ユニット１６は少なくともＭ倍速動作するように第２ＤＡ変換補償ユニット１６が構成されるものである。

［実施の形態５］
《電子システムの構成》
図１１は、実施の形態５による電子システム１の構成を示す図である。

図１１に示した実施の形態５による電子システム１が図３に示した実施の形態２による電子システム１と相違するのは、次の点である。

すなわち、図１１に示した実施の形態５による電子システム１においては、図３に示した実施の形態２による電子システム１のようにＡ／Ｄ変換ユニット１０がキャリブレーションユニット１４のウェイト計算の収束速度を改善するためのディザーデジタル信号ｄｋを生成せずにＤ／Ａ変換ユニット１１がディザーアナログ出力信号を生成するものである。

すなわち、図１１の実施の形態５による電子システム１では、キャリブレーション動作期間にＤ／Ａ変換ユニット１１がディザーアナログ出力信号を生成することにより、キャリブレーションユニット１４の第１サーチエンジン１４１と第２サーチエンジン１４２とのウェイト計算の収束速度の改善が可能となる。

一方、図１１の実施の形態５による電子システム１では、キャリブレーション動作期間後の通常動作期間では、Ｄ／Ａ変換ユニット１１がディザーアナログ出力信号の生成を停止する。

《ディザーアナログ出力信号を生成するＤ／Ａ変換ユニットの構成》
図１２は、図１１に示した実施の形態５による電子システム１において、ディザー生成制御信号Ｄｉｔｈｅｒ＿ｇｅｎに応答してディザーアナログ出力信号を生成するためのＤ／Ａ変換ユニット１１の構成を示す図である。

図１２に示したようにＤ／Ａ変換ユニット１１は、バイナリー型Ｄ／Ａ変換器の形態を構成するように、ウェイト付けされた複数の電流源１１Ａ１、１１Ｂ１…１１Ｃ１と、ＤＡ変換デジタル入力信号ＤＡＩＮのデジタル値Ｄ１、Ｄ２…ＤＭが供給される複数のスイッチ１１Ａ２、１１Ｂ２…１１Ｃ２と、演算増幅器１１Ｄと帰還抵抗１１Ｅとによって構成されている。すなわち、最上位ビットの電流源１１Ａ１は最大電流の２^Ｍ−１Ｉ_ＲＥＦを流すようにウェイト付けされ、第２ビット目の電流源１１Ａ１は２番目の電流の２^Ｍ−２Ｉ_ＲＥＦを流すようにウェイト付けされ、最下位ビットの電流源１１Ｃ１は最小電流のＩ_ＲＥＦを流すようにウェイト付けされている。

ＤＡ変換デジタル入力信号ＤＡＩＮのデジタル値Ｄ１、Ｄ２…ＤＭに応答して複数のスイッチ１１Ａ２、１１Ｂ２…１１Ｃ２のオン・オフ状態が決定されて、帰還抵抗１１Ｅに流れるＤＡ変換アナログ電流が決定される。帰還抵抗１１Ｅの抵抗値とＤＡ変換アナログ電流の電流値の積によって、Ｄ／Ａ変換ユニット１１のＤＡ変換アナログ出力信号ＤＡＯＵＴの電圧値が決定される。

更にこのＤ／Ａ変換ユニット１１はディザーアナログ出力信号を生成するために、擬似乱数生成器１１Ｇとディザーアナログ電流生成部１１Ｆとを含んでいる。擬似乱数生成器１１Ｇは、キャリブレーション動作期間にディザー生成制御信号Ｄｉｔｈｅｒ＿ｇｅｎと必要に応じてＤＡ変換デジタル入力信号ＤＡＩＮのデジタル値Ｄｋ(ｋ＝１、２…Ｍ)とに応答してＭビットのディザーデジタル信号ｄ_１、ｄ_２…ｄ_Ｍを生成する。

ディザーアナログ電流生成部１１Ｆは、デジタル乗算係数α_１、α_２…α_Ｍによりウェイト付けされた複数のディザー電流源１１Ａ４、１１Ｂ４…１１Ｃ４とＭビットのディザーデジタル信号ｄ_１、ｄ_２…ｄ_Ｍが供給される複数のスイッチ１１Ａ３、１１Ｂ３…１１Ｃ３とによって構成されている。

更に、キャリブレーション動作期間の後の通常動作期間において、ディザー生成制御信号Ｄｉｔｈｅｒ＿ｇｅｎはローレベルとされ、擬似乱数生成器１１Ｇは非活性化されて、Ｍビットのディザーデジタル信号ｄ_１、ｄ_２…ｄ_Ｍは全て“０”となる。従って、Ｄ／Ａ変換ユニット１１のＤＡ変換アナログ出力信号ＤＡＯＵＴには、ディザーアナログ電流生成部１１Ｆのアナログ電流の成分は含まれなくなる。

［実施の形態６］
図１３は、ワイヤレスＬＡＮに使用される実施の形態６によるＲＦアナログ半導体集積回路１の構成を示す図である。

図１３に示すＲＦアナログ半導体集積回路１は、ワイヤレスＬＡＮの子機(ＬＡＮ端末)と子機の通信パートナーの親機(アクセスポイントハブ)に共通に使用可能である。アンテナスイッチ１３２がアンテナ１３１に接続され、アンテナ１３１からレシーバーシステムへのＲＦ受信入力信号の供給とトランスミッターシステムからアンテナ１３１へのＲＦ送信出力信号の供給とを時分割多重アクセス方式(ＴＤＭＡ)で行う。

図１３に示したＲＦアナログ半導体集積回路１のダイレクト・ダウンコンバージョン・レシーバー・システムＲＦ Ｒｘは、ＩＥＥＥ８０２．１１ａ規格の約５ＧＨｚ(５．１５ＧＨｚ〜５．３５ＧＨｚ)の周波数帯域に対応するものである。そのために、ダイレクト・ダウンコンバージョン・レシーバー・システムＲＦ Ｒｘは、ローノイズアンプ１３２４、受信ミキサー１３２５、プログラマブルゲインアンプ１３２６、１３２８、ローパスフィルター１３２７で構成されている。ダイレクト・ダウンコンバージョン・レシーバー・システムＲＦ Ｒｘにより生成されたアナログ受信ベースバンド信号Ｒｘ＿Ｉ、Ｒｘ＿Ｑは受信Ａ／Ｄ変換器Ｒｘ＿Ａ／Ｄの入力端子に供給され、受信Ａ／Ｄ変換器Ｒｘ＿Ａ／Ｄの出力端子から生成されるデジタル受信ベースバンド信号は図示されていないベースバンド処理ユニットに供給される。

図示されていないベースバンド処理ユニットから生成されるデジタル送信ベースバンド信号が送信Ｄ／Ａ変換器Ｔｘ＿Ｄ／Ａの入力端子に供給されて、送信Ｄ／Ａ変換器Ｔｘ＿Ｄ／Ａの出力端子からアナログ送信ベースバンド信号Ｔｘ＿Ｉ、Ｔｘ＿Ｑが生成される。アナログ送信ベースバンド信号Ｔｘ＿Ｉ、Ｔｘ＿Ｑは、ダイレクト・アップコンバージョン・トランスミッター・システムＲＦ Ｔｘによって、ＩＥＥＥ８０２．１１ａ規格の約５ＧＨｚの周波数帯域に変換される。ダイレクト・アップコンバージョン・トランスミッター・システムＲＦ Ｔｘは、ＩＥＥＥ８０２．１１ａ規格の約５ＧＨｚの周波数帯域に対応するため、ローパスフィルター１３３２、送信ミキサー１３３３、ドライバアンプ１３３５によって構成されている。ＲＦアナログ半導体集積回路１の外部では、ドライバアンプ１３３５の出力端子にＲＦパワー増幅器１３３６とバンドパスフィルターＢＰＦとが接続されている。また、ＲＦアナログ半導体集積回路１の外部では、ローノイズアンプ１３２４の入力に表面弾性波フィルター１３３が接続されている。

ＲＦアナログ半導体集積回路１の受信ミキサー１３２５に供給される受信用ローカル信号と送信ミキサー１３３３に供給される送信用ローカル信号とは、ΣΔフラクショナルＰＬＬ周波数シンセサイザー１３３０から生成される。ＰＬＬ周波数シンセサイザー１３３０にはシステム基準周波数発振器(ＴＣＸＯ)１３３９が接続され、ＲＦアナログ半導体集積回路１の外部ではシステム基準周波数発振器１３３９には水晶振動子１３４０が接続されている。

尚、システム基準周波数発振器(ＴＣＸＯ)１３３９をＲＦアナログ半導体集積回路１の外部に形成して、ＲＦアナログ半導体集積回路１の内部にクロックバッファを形成してもよい。集積回路内部のクロックバッファは、外部のシステム基準周波数発振器(ＴＣＸＯ)１３３９から形成されたシステム基準周波数クロック信号を受信して、集積回路内部のΣΔフラクショナルＰＬＬ周波数シンセサイザー１３３０にクロック信号を供給する。

図１３に示した実施の形態６によるＲＦアナログ半導体集積回路１に集積化された送信Ｄ／Ａ変換器Ｔｘ＿Ｄ／Ａの２個のＤ／Ａ変換器と受信Ａ／Ｄ変換器Ｒｘ＿Ａ／Ｄの２個のＡ／Ｄ変換器には、上述した実施の形態１乃至実施の形態５のいずれかの実施の形態によるＤ／Ａ変換ユニット１１とＡ／Ｄ変換ユニット１０とがそれぞれ使用される。

従って、図１３に示した実施の形態６によるＲＦアナログ半導体集積回路１では、上述した実施の形態１乃至実施の形態５のいずれかの実施の形態によるＤ／Ａ変換ユニット１１の非線形性の補償動作とＡ／Ｄ変換ユニット１０の非線形性の補償動作とが実行されるものである。

［実施の形態７］
図１４は、シングルチップマイクロコンピュータとして構成された実施の形態７による半導体集積回路１の構成を示す図である。

図１４に示すシングルチップマイクロコンピュータとして構成された実施の形態７による半導体集積回路１は、ＣＰＵコア１４１０と周辺コア１４２０とアナログコア１４３０とを含んでいる。

ＣＰＵコア１４１０は、中央処理ユニット(ＣＰＵ)と浮動小数点演算ユニット(ＦＰＵ)とデジタル乗算器(ＭＵＬＴ)を有する処理ユニット１４１１と、内蔵不揮発性メモリ１４１２と、内蔵揮発性メモリ１４１３と内部電源電圧供給回路１４１４とを含んでいる。更に、ＣＰＵコア１４１０は、内部アドレスバスＩｎｔ＿Ａｄｒ＿Ｂｕｓと内部データバスＩｎｔ＿Ｄｔ＿Ｂｕｓを含んでいる。尚、内蔵不揮発性メモリ１４１２は、オンチップフラッシュメモリによって構成されて、内蔵揮発性メモリ１４１３はオンチップＲＡＭ(ランダムアクセスメモリ)によって構成されたものである。

ＣＰＵコア１４１０の内部アドレスバスＩｎｔ＿Ａｄｒ＿Ｂｕｓと内部データバスＩｎｔ＿Ｄｔ＿Ｂｕｓには周辺コア１４２０とアナログコア１４３０とが接続されている。

図１４に示したように周辺コア１４２０は、ダイレクトメモリアクセスコントローラ１４２１とバスステートコントローラ１４２２と割り込みコントローラ１４２３とタイマー１４２４とコントローラエリアネットワーク１４２５と外部ポート１４２６とシリアルコミュニケーションインターフェース１４２７を含む。

ダイレクトメモリアクセスコントローラ１４２１は、中央処理ユニット(ＣＰＵ)からの指示に従って内蔵揮発性メモリ１４１３と半導体集積回路１の外部のメモリまたは入出力デバイス(Ｉ／Ｏ)の間で直接データ転送を実行することにより、このデータ転送の期間中に中央処理ユニット(ＣＰＵ)はその他のタスクを実行することが可能なものである。

バスステートコントローラ１４２２は、半導体集積回路１が接続されるＳＲＡＭやＲＯＭ等の外部メモリを周辺アドレスバスＰｈ＿Ａｄｒ＿Ｂｕｓと周辺データバスＰｈ＿Ｄｔ＿Ｂｕｓと外部ポート１４２６とを介してアクセスすることが可能なものである。

割り込みコントローラ１４２３は、半導体集積回路１が接続される外部の入出力デバイスやその他の周辺機器からの割り込み要求を中央処理ユニット(ＣＰＵ)に供給する。外部からの割り込み要求は外部ポート１４２６と周辺データバスＰｈ＿Ｄｔ＿Ｂｕｓを介して割り込みコントローラ１４２３に供給され、割り込みコントローラ１４２３からの割り込み要求に応答して中央処理ユニット(ＣＰＵ)はそれ以前に実行中の通常処理を中断した後に割り込み処理を実行する。この割り込み処理の実行が完了すると、中央処理ユニット(ＣＰＵ)は中断した通常処理を再開するものである。

タイマー１４２４は、ウオッチドッグタイマー等のハードウェア時間計測器である。例えばタイムアウト処理のための時間計測をタイマー１４２４が実行して、中央処理ユニット(ＣＰＵ)の処理がハングアップの状態になった際に、システムリセット等の例外処理が実行されるものである。

コントローラエリアネットワーク１４２５は、自動車における速度、エンジンの回転数、ブレーキの状態、故障診断の情報等の転送に使用され、耐ノイズ性の強化を考慮して設計され、相互接続された機器間のデータ転送に使われるものである。それ以外に機器の制御情報の転送用途にも普及しており、輸送用機械、工場、工作機械等のロボット分野においても利用可能である。

外部ポート１４２６は、上述のように半導体集積回路１の外部デバイスをアクセスするために使用される。

シリアルコミュニケーションインターフェース１４２７は、半導体集積回路１の外部デバイスとシリアルデータ通信を可能とするものである。

アナログコア１４３０のアナログ・デジタル変換器(ＡＤＣ)１４３１は半導体集積回路１の外部から供給されるアナログ入力信号をデジタル信号に変換して、デジタル信号は周辺データバスＰｈ＿Ｄｔ＿Ｂｕｓとダイレクトメモリアクセスコントローラ２１またはバスステートコントローラ２２を介してＣＰＵコア１４１０に供給される。

アナログコア１４３０のデジタル・アナログ変換器(ＤＡＣ)１４３２はＣＰＵコア１４１０から生成されるデジタル信号をアナログ信号に変換して、アナログ信号を半導体集積回路１の外部に供給する。

図１４に示すシングルチップマイクロコンピュータとして構成された実施の形態７による半導体集積回路１に形成されたアナログ・デジタル変換器(ＡＤＣ)１４３１とデジタル・アナログ変換器(ＤＡＣ)１４３２には、上述した実施の形態１乃至実施の形態５のいずれかの実施の形態によるＡ／Ｄ変換ユニット１０とＤ／Ａ変換ユニット１１とがそれぞれ使用される。

従って、図１４に示した実施の形態７によるシングルチップマイクロコンピュータとして構成された半導体集積回路１では、上述した実施の形態１乃至実施の形態５のいずれかの実施の形態によるＤ／Ａ変換ユニット１１の非線形性の補償動作とＡ／Ｄ変換ユニット１０の非線形性の補償動作とが実行されるものである。

以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、上述した各実施の形態におけるディザー信号は、乱数や擬似乱数のようなランダム信号だけでなく、周期信号のような規則的な信号やそれ以外の様々な信号を使用することができる。

例えば、Ｄ／Ａ変換ユニット１１の非線形性の補償動作とＡ／Ｄ変換ユニット１０の非線形性の補償動作とが実行される電子システム１は、プリント配線基板上に複数の半導体集積回路を搭載することにより実現されることが可能である。

例えば、Ｄ／Ａ変換ユニット１１の非線形性の補償動作とＡ／Ｄ変換ユニット１０の非線形性の補償動作とが実行される半導体集積回路１は、ＲＦアナログ半導体集積回路とシングルチップマイクロコンピュータとに限定されず、その他の半導体集積回路に適用することも可能である。例えば、種々の用途に使用されるシステムＬＳＩやシステムオンチップに適用することが可能である。

１…電子システム(半導体集積回路)
１０…Ａ／Ｄ変換ユニット
１１…Ｄ／Ａ変換ユニット
１２…キャリブレーションスイッチ
１３…ＡＤ変換補償ユニット
１４…キャリブレーションユニット
１４０…減算ユニット
１４１…第１サーチエンジン
１４２…第２サーチエンジン
１５…第１ＤＡ変換補償ユニット
１６…第２ＤＡ変換補償ユニット
１６Ａ…校正値算出部
１６Ｂ…制御レジスタ
１７…セレクタユニット
１８…ＤＡ変換出力用スイッチ
１９…ＡＤ変換入力用スイッチ

Claims (20)

1. Ａ／Ｄ変換ユニットと、Ｄ／Ａ変換ユニットと、ＡＤ変換補償ユニットと、ＤＡ変換補償ユニットと、キャリブレーションユニットとを具備して、
   キャリブレーション動作期間において、キャリブレーションデジタル入力信号が前記ＤＡ変換補償ユニットに供給され、前記キャリブレーションデジタル入力信号と前記ＤＡ変換補償ユニットから生成されるＤＡ変換補償キャリブレーションデジタル出力信号とのいずれかが前記Ｄ／Ａ変換ユニットの入力端子に供給され、
   前記キャリブレーション動作期間に、前記Ｄ／Ａ変換ユニットの出力端子から生成されるキャリブレーションアナログ信号は前記Ａ／Ｄ変換ユニットの入力端子に供給可能とされて、前記Ａ／Ｄ変換ユニットの出力端子から生成されるキャリブレーションデジタル出力信号は前記ＡＤ変換補償ユニットの入力端子に供給され、
   前記キャリブレーション動作期間に、前記キャリブレーションデジタル入力信号と、前記ＤＡ変換補償キャリブレーションデジタル出力信号と、前記ＡＤ変換補償ユニットから生成されるＡＤ変換補償キャリブレーションデジタル出力信号と、前記キャリブレーションデジタル出力信号とが、前記キャリブレーションユニットに供給され、
   前記キャリブレーション動作期間に、前記キャリブレーションユニットは、前記ＤＡ変換補償キャリブレーションデジタル出力信号と前記ＡＤ変換補償キャリブレーションデジタル出力信号と前記キャリブレーションデジタル出力信号とに応答して前記ＡＤ変換補償ユニットの動作特性を設定し、前記ＤＡ変換補償キャリブレーションデジタル出力信号と前記ＡＤ変換補償キャリブレーションデジタル出力信号と前記キャリブレーションデジタル入力信号とに応答して前記ＤＡ変換補償ユニットの動作特性を設定して、
   前記キャリブレーション動作期間に設定された前記ＡＤ変換補償ユニットの前記動作特性は、前記Ａ／Ｄ変換ユニットのＡＤ変換の非線形性を補償して、
   前記キャリブレーション動作期間に設定された前記ＤＡ変換補償ユニットの前記動作特性は、前記Ｄ／Ａ変換ユニットのＤＡ変換の非線形性を補償する
   電子システム。
2. 請求項１において、
   前記ＤＡ変換補償ユニットは、第１ＤＡ変換補償ユニットと第２ＤＡ変換補償ユニットとを含み、
   前記キャリブレーション動作期間に、前記第１ＤＡ変換補償ユニットの入力端子に前記キャリブレーションデジタル入力信号が供給されることによって前記第１ＤＡ変換補償ユニットの出力端子から生成される前記ＤＡ変換補償キャリブレーションデジタル出力信号は、前記キャリブレーションユニットに供給され、
   前記キャリブレーション動作期間に前記キャリブレーションユニットによって設定される前記第１ＤＡ変換補償ユニットの動作特性は、前記Ｄ／Ａ変換ユニットの前記ＤＡ変換の前記非線形性を前記キャリブレーション動作期間に模擬するものであり、
   前記キャリブレーション動作期間の後の通常動作期間において、前記第２ＤＡ変換補償ユニットの入力端子にデジタル入力信号が供給されることによって前記第２ＤＡ変換補償ユニットの出力端子から生成されるデジタル補償出力信号は、前記Ｄ／Ａ変換ユニットの前記入力端子に供給され、
   前記キャリブレーション動作期間のキャリブレーション結果に基づき前記キャリブレーションユニットによって設定される前記第２ＤＡ変換補償ユニットの動作特性は、前記Ｄ／Ａ変換ユニットの前記ＤＡ変換の前記非線形性を実質的に相殺する
   電子システム。
3. 請求項２において、
   前記キャリブレーション動作期間と前記通常動作期間とにおいて、前記ＡＤ変換補償ユニットの前記動作特性は、前記Ａ／Ｄ変換ユニットの前記ＡＤ変換の前記非線形性を実質的に相殺する
   電子システム。
4. 請求項３において、
   前記電子システムは、第１入力端子と第２入力端子と出力端子を有するセレクタユニットを更に具備して、
   前記キャリブレーション動作期間に、前記セレクタユニットの前記第１入力端子に前記キャリブレーションデジタル入力信号が供給され、前記セレクタユニットの前記出力端子に伝達される前記キャリブレーションデジタル入力信号は前記Ｄ／Ａ変換ユニットの前記入力端子に供給され、
   前記通常動作期間に、前記セレクタユニットの前記第２入力端子に前記第２ＤＡ変換補償ユニットの前記出力端子から生成される前記デジタル補償出力信号が供給され、前記セレクタユニットの前記出力端子に伝達される前記デジタル補償出力信号は前記Ｄ／Ａ変換ユニットの前記入力端子に供給される
   電子システム。
5. 請求項４において、
   前記キャリブレーションユニットは、減算ユニットと第１サーチエンジンと第２サーチエンジンとを含み、
   前記減算ユニットは、前記ＤＡ変換補償キャリブレーションデジタル出力信号と前記ＡＤ変換補償キャリブレーションデジタル出力信号との差分を算出して、
   前記第１サーチエンジンは、前記減算ユニットの出力信号に応答して、前記第１ＤＡ変換補償ユニットの前記動作特性と前記第２ＤＡ変換補償ユニットの前記動作特性を設定して、
   前記第２サーチエンジンは、前記減算ユニットの前記出力信号に応答して、前記ＡＤ変換補償ユニットの前記動作特性を設定する
   電子システム。
6. 請求項５において、
   前記Ａ／Ｄ変換ユニットと前記Ｄ／Ａ変換ユニットとのいずれか一方が、前記キャリブレーションユニットの前記第１サーチエンジンと第２サーチエンジンの計算動作の収束性を高めるためのディザー出力信号を生成する
   電子システム。
7. 請求項６において、
   前記ディザー出力信号を生成する前記Ａ／Ｄ変換ユニットは、パイプライン型Ａ／Ｄ変換器と逐次比較型Ａ／Ｄ変換器とのいずれかによって構成された
   電子システム。
8. 請求項１において、
   前記ＤＡ変換補償ユニットは、第１ＤＡ変換補償ユニットと第２ＤＡ変換補償ユニットとを含み、
   前記キャリブレーション動作期間に、前記第１ＤＡ変換補償ユニットの入力端子に前記キャリブレーションデジタル入力信号が供給されることで前記第１ＤＡ変換補償ユニットの出力端子から生成される前記ＤＡ変換補償キャリブレーションデジタル出力信号は、前記キャリブレーションユニットに供給され、
   前記キャリブレーション動作期間に前記キャリブレーションユニットによって設定される前記第１ＤＡ変換補償ユニットの動作特性は、前記Ｄ／Ａ変換ユニットの前記ＤＡ変換の前記非線形性を模擬するものであり、
   前記キャリブレーション動作期間の後の通常動作期間において、前記第２ＤＡ変換補償ユニットは、前記Ｄ／Ａ変換ユニットの前記ＤＡ変換の前記非線形性を実質的に相殺する
   電子システム。
9. 請求項８において、
   前記Ｄ／Ａ変換ユニットはバイナリー型Ｄ／Ａ変換器により構成され、前記通常動作期間において前記Ｄ／Ａ変換ユニットの前記ＤＡ変換の前記非線形性を実質的に相殺するために前記第２ＤＡ変換補償ユニットの出力信号によって前記バイナリー型Ｄ／Ａ変換器のウェイトの誤差が低減される
   電子システム。
10. 請求項１において、
    前記キャリブレーション動作期間および前記キャリブレーション動作期間の後の通常動作期間において、前記ＤＡ変換補償ユニットの前記動作特性は、前記Ｄ／Ａ変換ユニットの前記ＤＡ変換の前記非線形性を実質的に相殺する
    電子システム。
11. 請求項６において、
    前記ディザー出力信号を生成する前記Ｄ／Ａ変換ユニットは、ディザーアナログ出力信号を生成するためディザーアナログ電流生成部が追加されたバイナリー型Ｄ／Ａ変換器によって構成された
    電子システム。
12. 請求項１乃至請求項１１のいずれかに記載の電子システムおいて、
    前記電子システムの前記Ａ／Ｄ変換ユニットと前記Ｄ／Ａ変換ユニットと前記ＡＤ変換補償ユニットと前記ＤＡ変換補償ユニットと前記キャリブレーションユニットとは、半導体集積回路に集積化された
    電子システム。
13. 請求項１２において、
    前記半導体集積回路は、ＲＦアナログ半導体集積回路であり、
    前記Ａ／Ｄ変換ユニットは前記ＲＦアナログ半導体集積回路の受信Ａ／Ｄ変換器であり、前記Ｄ／Ａ変換ユニットは前記ＲＦアナログ半導体集積回路の送信Ｄ／Ａ変換器である
    電子システム。
14. 請求項１２において、
    前記半導体集積回路は、中央処理ユニットコアとアナログコアとが集積化されたマイクロコンピュータであり、
    前記アナログコアは、前記Ａ／Ｄ変換ユニットと前記Ｄ／Ａ変換ユニットとを含む
    電子システム。
15. Ａ／Ｄ変換ユニットと、Ｄ／Ａ変換ユニットと、ＡＤ変換補償ユニットと、ＤＡ変換補償ユニットと、キャリブレーションユニットとを具備する電子システムの動作方法であって、
    キャリブレーション動作期間において、キャリブレーションデジタル入力信号が前記ＤＡ変換補償ユニットに供給され、前記キャリブレーションデジタル入力信号と前記ＤＡ変換補償ユニットから生成されるＤＡ変換補償キャリブレーションデジタル出力信号とのいずれかが前記Ｄ／Ａ変換ユニットの入力端子に供給され、
    前記キャリブレーション動作期間に、前記Ｄ／Ａ変換ユニットの出力端子から生成されるキャリブレーションアナログ信号は前記Ａ／Ｄ変換ユニットの入力端子に供給可能とされて、前記Ａ／Ｄ変換ユニットの出力端子から生成されるキャリブレーションデジタル出力信号は前記ＡＤ変換補償ユニットの入力端子に供給され、
    前記キャリブレーション動作期間に、前記キャリブレーションデジタル入力信号と、前記ＤＡ変換補償キャリブレーションデジタル出力信号と、前記ＡＤ変換補償ユニットから生成されるＡＤ変換補償キャリブレーションデジタル出力信号と、前記キャリブレーションデジタル出力信号とが、前記キャリブレーションユニットに供給され、
    前記キャリブレーション動作期間に、前記キャリブレーションユニットは、前記ＤＡ変換補償キャリブレーションデジタル出力信号と前記ＡＤ変換補償キャリブレーションデジタル出力信号と前記キャリブレーションデジタル出力信号とに応答して前記ＡＤ変換補償ユニットの動作特性を設定し、前記ＤＡ変換補償キャリブレーションデジタル出力信号と前記ＡＤ変換補償キャリブレーションデジタル出力信号と前記キャリブレーションデジタル入力信号とに応答して前記ＤＡ変換補償ユニットの動作特性を設定して、
    前記キャリブレーション動作期間に設定された前記ＡＤ変換補償ユニットの前記動作特性は、前記Ａ／Ｄ変換ユニットのＡＤ変換の非線形性を補償して、
    前記キャリブレーション動作期間に設定された前記ＤＡ変換補償ユニットの前記動作特性は、前記Ｄ／Ａ変換ユニットのＤＡ変換の非線形性を補償する
    電子システムの動作方法。
16. 請求項１５において、
    前記ＤＡ変換補償ユニットは、第１ＤＡ変換補償ユニットと第２ＤＡ変換補償ユニットとを含み、
    前記キャリブレーション動作期間に、前記第１ＤＡ変換補償ユニットの入力端子に前記キャリブレーションデジタル入力信号が供給されることによって前記第１ＤＡ変換補償ユニットの出力端子から生成される前記ＤＡ変換補償キャリブレーションデジタル出力信号は、前記キャリブレーションユニットに供給され、
    前記キャリブレーション動作期間に前記キャリブレーションユニットによって設定される前記第１ＤＡ変換補償ユニットの動作特性は、前記Ｄ／Ａ変換ユニットの前記ＤＡ変換の前記非線形性を前記キャリブレーション動作期間に模擬するものであり、
    前記キャリブレーション動作期間の後の通常動作期間において、前記第２ＤＡ変換補償ユニットの入力端子にデジタル入力信号が供給されることによって前記第２ＤＡ変換補償ユニットの出力端子から生成されるデジタル補償出力信号は、前記Ｄ／Ａ変換ユニットの前記入力端子に供給され、
    前記キャリブレーション動作期間のキャリブレーション結果に基づき前記キャリブレーションユニットによって設定される前記第２ＤＡ変換補償ユニットの動作特性は、前記Ｄ／Ａ変換ユニットの前記ＤＡ変換の前記非線形性を実質的に相殺する
    電子システムの動作方法。
17. 請求項１６において、
    前記キャリブレーション動作期間と前記通常動作期間とにおいて、前記ＡＤ変換補償ユニットの前記動作特性は、前記Ａ／Ｄ変換ユニットの前記ＡＤ変換の前記非線形性を実質的に相殺する
    電子システムの動作方法。
18. 請求項１７において、
    前記電子システムは、第１入力端子と第２入力端子と出力端子を有するセレクタユニットを更に具備して、
    前記キャリブレーション動作期間に、前記セレクタユニットの前記第１入力端子に前記キャリブレーションデジタル入力信号が供給され、前記セレクタユニットの前記出力端子に伝達される前記キャリブレーションデジタル入力信号は前記Ｄ／Ａ変換ユニットの前記入力端子に供給され、
    前記通常動作期間に、前記セレクタユニットの前記第２入力端子に前記第２ＤＡ変換補償ユニットの前記出力端子から生成される前記デジタル補償出力信号が供給され、前記セレクタユニットの前記出力端子に伝達される前記デジタル補償出力信号は前記Ｄ／Ａ変換ユニットの前記入力端子に供給される
    電子システムの動作方法。
19. 請求項１８において、
    前記キャリブレーションユニットは、減算ユニットと第１サーチエンジンと第２サーチエンジンとを含み、
    前記減算ユニットは、前記ＤＡ変換補償キャリブレーションデジタル出力信号と前記ＡＤ変換補償キャリブレーションデジタル出力信号との差分を算出して、
    前記第１サーチエンジンは、前記減算ユニットの出力信号に応答して、前記第１ＤＡ変換補償ユニットの前記動作特性と前記第２ＤＡ変換補償ユニットの前記動作特性を設定して、
    前記第２サーチエンジンは、前記減算ユニットの前記出力信号に応答して、前記ＡＤ変換補償ユニットの前記動作特性を設定する
    電子システムの動作方法。
20. 請求項１９において、
    前記Ａ／Ｄ変換ユニットと前記Ｄ／Ａ変換ユニットとのいずれか一方が、前記キャリブレーションユニットの前記第１サーチエンジンと第２サーチエンジンの計算動作の収束性を高めるためのディザー出力信号を生成する
    電子システムの動作方法。

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