JP2018201231A - オーバーサンプリングデルタ‐シグマ変調器用の超低電力デュアル量子化器構造 - Google Patents

Abstract

【課題】入力をデジタル化している第２の量子化器の量子化ノイズを打ち消すように、デュアル量子化器構造に対する改善を行い、第２の量子化器が、第１の量子化器よりもかなり遅いサンプリングレートで動作することを可能にする電力消費の改善と、変調器の全体的な面積を減少させたアナログ・デジタル変換器（ＡＤＣ）を提供する。【解決手段】入力信号とフィードバック信号との間の誤差を処理するための、ループフィルタと、第１のサンプリングレートでデルタ‐シグマ変調器のループフィルタの出力をデジタル化するための、アナログ・デジタル変換器（ＡＤＣ１）と、第１のサンプリングレートとは異なる第２のサンプリングレートでアナログ入力信号Ｘをデルタ‐シグマ変調器でデジタル化するための、ＡＤＣ２とを備える。ＡＤＣ２の量子化ノイズが、デルタ‐シグマ変調器のデジタル出力Ｙで打ち消すようにされる。【選択図】図１

Description

本発明は、集積回路の分野に関し、特に、オーバーサンプリングデルタ‐シグマ変調器用の低電力デュアル量子化器構造に関する。

多くの電子装置の用途で、アナログ入力信号がデジタル出力信号へ変換される（例えば、さらなるデジタル信号処理のために）。例えば、精度測定システムにおいて、測定するために１つ以上のセンサを備える電子装置が提供され、これらのセンサはアナログ信号を生成し得る。アナログ信号は、次に、入力としてアナログ・デジタル変換器（ＡＤＣ）に提供され、さらなる処理のためのデジタル出力信号を生成する。別の事象では、アンテナは空気中で情報／信号を運ぶ電磁波に基づくアナログ信号を生成する。アンテナによって生成されたアナログ信号は、次に、入力としてＡＤＣに提供され、さらなる処理のためのデジタル出力信号を生成する。
ＡＤＣは、ブロードバンド通信システム、オーディオシステム、受信機システムなどのような多くの場所で見受けられる。ＡＤＣは通信、エネルギー、ヘルスケア、測定および計測、モータおよび電力の制御、産業オートメーション、ならびに航空／防衛などの広い範囲の用途で使用されている。ＡＤＣは、デジタル処理のために、例えば光、音、温度、または圧力などの現実世界の現象を表すアナログ電気信号を変換することができる。

米国特許出願公開第２００７／００１３５７０号明細書 米国特許第０６２７１７８２号明細書 特開２００６−１９１１７６号公報 特表２００８−５０５５３４号公報 特開２０１０−２４５７６５号公報

Rex T. Baird, Terri S. Fiez，Linearity Enhancement of Multibit ΔΣ A/D and D/A Converters Using Data Weighted Averaging，IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS II:ANALOG AND DIGITAL SIGNAL PROCESSING，１９９５年１２月，vol.42,no.12，pp.753-762

オーバーサンプリングデルタ‐シグマ変調器用の超低電力デュアル量子化器構造を提供すること。

概要
アナログ・デジタル変換器（ＡＤＣ）の電力消費は、自動車装置や消費者装置に対する１つの重要な要件である。ＡＤＣの１つの特色は、オーバーサンプリングデルタ‐シグマ変調器用のデュアル量子化器構造である。デュアル量子化器デルタ‐シグマ変調器は、ループフィルタの出力をデジタル化するための第１の量子化器と、量子化器の入力をデジタル化するための第２の量子化器とを有する。しかしながら、第２の量子化器の量子化ノイズは、相関性の高い信号であり、デルタ‐シグマ変調器のスペクトルを著しく劣化させる。この問題に取り組むために、入力をデジタル化している第２の量子化器の量子化ノイズを打ち消すように、デュアル量子化器構造に対する改善がなされる。さらにこの改善は、第２の量子化器が、第１の量子化器よりもかなり遅いサンプリングレートで動作することを可能にする。有益に、この改善は電力消費と、変調器の全体的な面積の減少を提供する。
本開示とその特徴および利点のさらに完全な理解を提供するために、同様の参照番号が同様の部分を示す添付の図面と共に考慮される次の説明を参照する。

図１は、本開示のいくつかの実施形態による、基本的なデルタ‐シグマのアナログ・デジタル変換器を例証する。 図２は、本開示のいくつかの実施形態による、オーバーサンプリングデルタ‐シグマ変換器用のデュアル量子化器構造を示す。 図３は、本開示のいくつかの実施形態による、オーバーサンプリングデルタ‐シグマ変換器用の変更されたデュアル量子化器構造を示す。 図４は、本開示のいくつかの実施形態による、デュアル量子化器構造有するデルタ‐シグマ変調器によって、アナログ入力信号を処理し、デルタ‐シグマ変調器のデジタル出力でアナログ入力信号を表すデジタル出力信号を生成するための低電力の方法を例証するフロー図である。 図５は、本開示のいくつかの実施形態による、オーバーサンプリングデルタ‐シグマ変換器用の変更されたデュアル量子化器構造の変形を例証する。 図６は、本開示のいくつかの実施形態による、オーバーサンプリングデルタ‐シグマ変換器用の変更されたデュアル量子化器構造の別の変形を例証する。

本開示の例示の実施形態の説明
アナログ・デジタル変換器（ＡＤＣ）の基本
アナログ・デジタル変換器（ＡＤＣ）は、アナログ信号によって運ばれる継続的な物理量を、量の振幅を表すデジタルビットに変換する電子装置である。

変換はアナログ入力信号の量子化を含むため、変換は少量の誤差をもたらす。

典型的には、量子化はアナログ入力信号の周期的なサンプリングによって実行される。

この結果は、離散時間および離散振幅デジタル信号への変換された継続時間および継続振幅アナログ入力信号を有するデジタル値のシーケンス（すなわち、デジタル信号）である。

ＡＤＣは通常、次の用途要件によって定義される。それは、電力消費、寸法またはシリコン上での面積、帯域（デジタル信号へ適切に変換できるアナログ信号の周波数の範囲）、分解能（最大のアナログ信号が分割されることができ、デジタル信号で表される、離散レベルの数）、および信号対ノイズ比率（ＡＤＣが、ＡＤＣがもたらすノイズに対する信号をどれほど正確に測定できるか）である。

アナログ・デジタル変換器（ＡＤＣ）は、多くの異なる設計を有し、それは用途要件に基づいて選択されることができる。各用途は、異なる要件を有してもよい。いくつかの用途は非常に低い電力消費を求める場合があり、低電力のための設計は、些細なことではない。

デルタ‐シグマのアナログ・デジタル変換器（ＤＳ ＡＤＣ）の理解
デルタ‐シグマ（ＤＳ）変調に基づくアナログ・デジタル変換器（ＡＤＣ）（本明細書では「ＤＳ ＡＤＣ」またはいくつかの場合では「ＤＳ変調器」と呼ばれる）は、デジタルオーディオや高精度の測定システムで幅広く使用されている。ＤＳ ＡＤＣは通常、アナログ入力信号を、高分解能を有するデジタル信号に、低い費用で変換することができる利点を提供する。典型的には、ＤＳ ＡＤＣはデルタ‐シグマ変調器を使用してアナログ信号を符号化する。この目的で、例えば低分解能のＡＤＣを利用する、量子化器を使用することができる。適用可能であれば、ＤＳ ＡＤＣはデジタルフィルタをＤＳ変調器の出力に適用し、さらに高い分解能のデジタル出力を形成することができる。

図１は例示のデルタ‐シグマのアナログ・デジタル変換器（ＤＳ ＡＤＣ）を示す。ＤＳ ＡＤＣはデルタ‐シグマ変調器部１０２を備える。ＤＳ ＡＤＣは、必要であれば、バイナリエンコーダ１０４に対するサーモメータ符号を含むこともできる。ＤＳ ＡＤＣ
のデルタ‐シグマ変調器部１０２は、アナログ入力信号（「ＡＮＡＬＯＧ ＩＮ」）を処理し、デルタ‐シグマ変調器部のデジタル出力（「Ｏ」）でアナログ入力信号を表すデジタル出力信号（例えば、サーモメータ符号）を生成することができる。バイナリエンコーダ１０４に対するサーモメータ符号は、デジタル出力信号に基づくＮビット出力を生成することができる。そのため、ＤＳ ＡＤＣ全体が、アナログ入力信号をＮビット出力に変換することができる。

一般的に、デルタ‐シグマ変調器部１０２は、ループフィルタ１０６、量子化器１０８（例えば、粗いＡＤＣ、マルチビットフラッシュＡＤＣなど）、フィードバックデジタル・アナログ変換器（ＤＡＣ）１１０を含む。デルタ‐シグマ変調器の主な動作は、（１）高いオーバーサンプリング比率を有する量子化器を使用することと、（２）ノイズ整形のためのループフィルタで誤差のフィードバックを実行することとを含む。量子化器１０８が粗くても（例えば、それ自体、量子化器は実質的な量の量子化誤差をもたらすことができる）、十分に高いオーバーサンプリング比率でのオーバーサンプリングは、広い帯域にわたって量子化ノイズを分配でき、ノイズ整形は、量子化ノイズをさらに高い周波数へ上げることができる。図１で見られるように、ループフィルタ１０６は、デルタ‐シグマ変調器のための誤差のフィードバックを提供し、ベースバンドのうち量子化器１０８からのノイズをさらに高い周波数に整形するように含まれる。ループフィルタ１０６の一部であるのは、１つ以上のステージまたは積分器であり、ステージ／積分器の数は、ループフィルタ１０６の次数に応じる。さらに高い次数のループフィルタは、さらなるノイズ整形を提供できるが、複雑さ、電力、面積を犠牲とする。誤差のフィードバックを提供するために、誤差は通常、本来のアナログ入力信号と、フィードバックデジタル・アナログ変換器（ＤＡＣ）１１０を使用して生成される、本来のアナログ入力信号の再構築版（例えば、フィードバック信号）との差分をとることで生成される。フィードバックＤＡＣ１１０は、デジタル出力Ｏでデジタル出力信号を変換して、フィードバック信号（すなわち、本来のアナログ入力信号の再構築版）としてアナログ信号内に戻す。ループフィルタの次数に応じて、さらなる積分器と対応するフィードバックパス（図示せず）がさらに高い次数のループフィルタのために提供され得る。

デュアル量子化器の構造
図１に示される基本的なデルタ‐シグマ変調器を変更する多くの設計が、様々な設計要件に取り組むために提案されている。このような設計の１つは、単一のチェーン内の入力信号量を減らすことを目的とするデュアル量子化器構造である。図２は、オーバーサンプリングデルタ‐シグマ変換器のためのデュアル量子化器構造を示す。デュアル量子化器構造では、その名前で述べられるとおり、ＡＤＣ１ ２０２およびＡＤＣ２ ２０４の２つの量子化器が使用される。ＡＤＣ１ ２０２は、ループフィルタ１０６の出力をデジタル化し、ＡＤＣ２ ２０４（追加の量子化器）はデルタ‐シグマ変調器へのアナログ入力信号（「ＡＮＡＬＯＧ ＩＮ」）をデジタル化する。ＡＤＣ２ ２０４の出力が、ＡＤＣ１ ２０２の出力に追加され、ループフィルタ１０６は、ＡＤＣ１ ２０２の量子化ノイズを処理するだけでよい。追加の量子化器であるＡＤＣ２ ２０４を備えなければ、ループフィルタはＡＤＣ１ ２０２の量子化ノイズと入力信号を処理しなければならない。ループフィルタにおける入力信号の内容の減少または除去は、デルタ‐シグマ変調器内の信号揺れを減らすことができるため、ヘッドルームの要件が緩和される。したがって、デルタ‐シグマ変調器全体が、非常に少ない電力を消費する低電圧回路で実行されることができる。

デュアル量子化器構造は、次のように理解されることができる。ループフィルタ１０６が、離散時間積分器を備える２次のループフィルタであると仮定すると、各積分器は
で表される。Ｗ＝Ｘ＋ｑ_２とすると、ＷはＡＤＣ２ ２０４の出力であり、Ｘはデルタ‐シグマ変調器へのアナログ入力信号であり、ｑ_２はＡＤＣ２ ２０４の量子化ノイズである。そして、デルタ‐シグマ変調器のデジタル出力（「Ｙ」）は次のとおりである。Ｙ＝Ｘ＋ｑ_１（１−ｚ^−１）^２＋ｑ_２（１−ｚ^−１）^２、式中、ｑ_１はＡＤＣ１ ２０２の量子化ノイズである。図２に示されるこのデュアル量子化器構造の１つの重要事項は、ＡＤＣ２ ２０４の使用は、デルタ‐シグマ変調器内に追加の量子化ノイズｑ_２をもたらすことである。ＡＤＣ２ ２０４の量子化ノイズｑ_２は、量子化ノイズｑ_２が２次ハイパスフィルタによって整形される場合でも、Ｙのスペクトル内容を著しく劣化させ得る相関性の高い信号である。

量子化ノイズの打ち消しを備える変更されたデュアル量子化器構造
デュアル量子化器構造内の追加のＡＤＣの量子化ノイズの事項を実現し、デュアル量子化器構造は、追加のＡＤＣの量子化ノイズが、デルタ‐シグマ変調器のデジタル出力で（実質的に）打ち消されるように変更される。図３は、本開示のいくつかの実施形態による、オーバーサンプリングデルタ‐シグマ変換器のための変更されたデュアル量子化器構造を示す。変換器のデルタ‐シグマ変調器部は、アナログ入力信号（「Ｘ」）を処理し、デジタル出力でアナログ入力信号を表すデジタル出力信号（「Ｚ」）を生成できる、デュアル量子化器構造を有する（極めて）低い電力のデルタ‐シグマ変調器であり得る。デルタ‐シグマ変調器は、ループフィルタ３０２、デジタル出力信号（「Ａ」）を有する第１のＡＤＣ（ＡＤＣ１）３０４、デジタル出力信号（「Ｗ」）を有する第２（ＡＤＣ２）３０６、およびフィードバックＤＡＣ３１０を有する。

デュアル量子化器構造への変更は、入力信号Ｘのデジタル表示と、ＡＤＣ２ ３０６（Ｗ＝Ｘ＋ｑ_２）の量子化ノイズｑ_２とを有するＡＤＣ２ ３０６（「Ｗ」）の出力をとることと、Ｗを、ＡＤＣ１ ３０４のデジタル出力信号Ａとともに、フィードバックパスのフィードバックＤＡＣ３１０の入力に注入することとを含む。ＷをフィードバックＤＡＣ３１０の入力に提供することで、デジタル出力信号（「Ａ」）を推定するデルタ‐シグマ変調器のループが、次にＡＤＣ２ ３０６（「Ｗ」）の出力によって提供された推測によって補助される。言い換えると、入力信号の粗い推測Ｗを有するフィードバックＤＡＣ３１０を提供することで、入力信号ＸとフィードバックＤＡＣ３１０によって生成されるフィードバック信号との間の差分を処理する高精度のループは、さらに良く推測でき、デジタル出力信号Ａを生成できる。この変更は、ＳＴＦ’（ｚ）３０８が、ｚ領域におけるループフィルタ３０２信号送信機能（ＳＴＦ）のデジタル再生である、ＡＤＣ２ ３０６の出力で、デジタル信号処理ブロックＳＴＦ’（ｚ）３０８を追加することをさらに含む。この例では、ループフィルタ３０２は、２次離散時間ループフィルタ（２次離散時間ループフィルタである必要はないが）であり、ＳＴＦ（ｚ）は次のように表されることができる。
ＳＴＦ（ｚ）＝−２ｚ^−１＋ｚ^−２

ＡＤＣ２ ３０６のフィルタされた出力Ｂは、デジタル出力信号Ａと組み合わせられる。したがって、デジタル出力Ｚは次のように表される。
Ｚ＝Ｘ＋ｑ_１（１−ｚ^−１）−ｑ_２（ＳＴＦ（ｚ））＋ｑ_２（ＳＴＦ’（ｚ））

ＳＴＦ（ｚ）およびＳＴＦ’（ｚ）は合致する場合、デジタル出力Ｚはちょうど入力ＸプラスＡＤＣ１ ３０４のスペクトル整形された量子化ノイズｑ_１まで減少され、ＡＤＣ
２ ３０６の量子化ノイズｑ_２は、デルタ‐シグマ変調器のデジタル出力Ｚで、効果的に打ち消される。有益に、ＡＤＣ２ ３０６の量子化ノイズｑ_２の打ち消しは、ＡＤＣ２ ３０６の非直線性がデルタ‐シグマ変調器のスペクトル全体に影響を与えないことをさらに意味する。

変更されたデュアル量子化器構造は、１つ以上の有利な特徴を有して実施されることができる。ＡＤＣ２ ３０６はデルタ‐シグマ変調器のループの外であるため、異なる比率でＡＤＣ１ ３０４およびＡＤＣ２ ３０６を動作することが可能である（これがＡＤＣ２ ３０２に対する設計要件を緩和できる）。例えば、（極めて）低い電力のデルタ‐シグマ変調器は、デルタ‐シグマ変調器へのアナログ入力信号ＸとフィードバックＤＡＣ３１０からのフィードバック信号との間の誤差を処理するために、ループフィルタ３０２を（適切な次数で、例えば２次、またはそれより高い次数で）、第１のサンプリングレート（サンプリングクロックＳＣＬＫ１に基づく）でデルタ‐シグマ変調器のループフィルタ３０２の出力をデジタル化するために、第１のアナログ・デジタル変換器（ＡＤＣ１ ３０４）を、および第１のサンプリングレートとは異なる第２のサンプリングレート（サンプリングクロックＳＣＬＫ２に基づく）でデルタ‐シグマ変調器へのアナログ入力信号をデジタル化するために、第２のＡＤＣ（ＡＤＣ２ ３０６）を含むことができる。第２のＡＤＣ（ＡＤＣ２ ３０６）の量子化ノイズｑ_２が、デルタ‐シグマ変調器のデジタル出力Ｚで打ち消される。

次にフィードバックパスは、ＡＤＣ２ ３０６の出力Ｗと、ＡＤＣ１ ３０４の出力Ａを処理し、第１のＡＤＣ（ＡＤＣ１ ３０４）と第２のＡＤＣ（ＡＤＣ２ ３０６）の出力Ｗとを組み合わせるために、デルタ‐シグマ変調器は第１の組み合わせ部３０２（例えば、加算器または加算部）を含み、組み合わせ信号を生成する。

第２のＡＤＣ（ＡＤＣ２ ３０６）の量子化ノイズｑ_２を打ち消すために、デルタ‐シグマ変調器は、第１のＡＤＣ（ＡＤＣ１ ３０４）の出力Ａと第２のＡＤＣ（ＡＤＣ２ ３０６）のフィルタされた出力Ｂとを組み合わせるための第２の組み合わせ部３１２（例えば、加算器または加算部）を含み、デルタシグマ変調器のデジタル出力Ｚを生成する。

ループフィルタを表すデジタル信号処理ブロックＳＴＦ’（ｚ）３０８は、第２のＡＤＣ（ＡＤＣ２ ３０６）の出力を処理し、第２のＡＤＣ（ＡＤＣ２ ３０６）のフィルタされた出力Ｂを生成できる。デジタル信号処理ブロックＳＴＦ’（ｚ）３０８は、第２のＡＤＣ２ ３０６の出力をフィルタするための、ループフィルタに合致するデジタルフィルタを含むことができる。デルタ‐シグマ変調器（例えば、ループフィルタ３０２）が離散時間回路で実行される実施形態において、ＳＴＦ’（ｚ）３０８とＳＴＦ（ｚ）の両方が離散時間領域にあるため、ＳＴＦ’（ｚ）３０８はＳＴＦ（ｚ）に非常に良く合致することができる。

異なるサンプリングレートで動作するＡＤＣ１ ３０４とＡＤＣ２ ３０６に戻って参照すると、デルタ‐シグマ変調器は、ＡＤＣ１ ３０４の第１のサンプリングレートよりも、ＡＤＣ２ ３０６の第２のサンプリングレートが（著しく）遅い場合に、極めて低い電力を達成できる（速いサンプリングレートは、ＡＤＣがさらに大きな電力を消費することを通常意味する）。つまり、ＡＤＣ２ ３０６は、変調器クロックレート（例えば、ＡＤＣ１ ３０４の第１のサンプリングレート）で動作しなくてもよい。比較的低いオーバーサンプリング比率のみが、変調器全体の電力消費の実質的な減少につながるＡＤＣ２ ３０６に必要とされる。例えば、ＡＤＣ２ ３０６は、４または８のオーバーサンプリング比率で作動することができる。変調器クロックレートで動作する唯一のブロックは、ＳＴＦ’（ｚ）３０８である。ＡＤＣ２ ３０６のサンプリングレートを緩和することは、さらに単純な（しかしさらに遅い）ＡＤＣ構造が使用され得ることを意味する。例えば、
ＡＤＣ２ ３０６は、変調器のシリコン面積全体を大いに減らすことができる逐次比較レジスタ（ＳＡＲ）ＡＤＣ構造を使用して実行されることができる。

アナログ・デジタル変換のための低電力方法
図４は、本開示のいくつかの実施形態による、デュアル量子化器構造を有するデルタ‐シグマ変調器によって、アナログ入力信号を処理し、デルタ‐シグマ変調器のデジタル出力でアナログ入力信号を表すデジタル出力信号を生成するための低電力方法を例証するフロー図である。例証された方法は、図３、５、および６に示される回路によって実行されることができる。ループフィルタは、アナログ入力信号と、フィードバックデジタル・アナログ変換器（ＤＡＣ）からのフィードバック信号との間の誤差を処理する（タスク６０２）。第１のアナログ・デジタル変換器（ＡＤＣ）は、第１のサンプリングレートで、デルタ‐シグマ変調器のループフィルタの出力をデジタル化する（タスク６０４）。第２のＡＤＣは、第１のサンプリングレートとは異なる第２のサンプリングレートで、デルタ‐シグマ変調器へのアナログ入力信号をデジタル化する（タスク６０６）。フィードバックデジタル・アナログ変換器（ＤＡＣ）は、第１のＡＤＣと第２のＡＤＣとの出力を組み合わせる組み合わせ信号を変換し、フィードバック信号を生成する（タスク６０８）。組み合わせ部は、第１のＡＤＣの出力と、第２のＡＤＣのフィルタされた出力とを組み合わせ、デルタ‐シグマ変調器のデジタル出力を生成する（タスク６１０）。ループフィルタを表すデジタル処理ブロックは、第２のＡＤＣの出力をフィルタし、第２のＡＤＣのフィルタされた出力を生成する。有益に、デルタ‐シグマ変調器は、デルタ‐シグマ変調器のデジタル出力で、第２のＡＤＣの量子化ノイズを打ち消すことができる。

ハイブリッドループフィルタ
図３に戻って参照すると、例は、純粋な離散時間回路を有する２次のループフィルタ３０２を示す（すなわち、スイッチキャパシタ回路を使用して実行される）。完全な離散時間の設計では、スイッチされたキャパシタ回路は、周波数の調整を可能にするという固有の利点を有し、変調器をクロックするためにマスタクロックを与える場合、これはループフィルタが、極めて低電力の変換器においてあらゆる周波数のクロックを受け入れられることを意味する。

詳細には、（純粋な離散時間の）ループフィルタ３０２のフロントエンドは、サンプリングネットワークを有する第１のステージ／積分器を有し、これは第１のステージ／積分器は大きなスイッチと大きなキャパシタ（そこでスイッチはサンプリングクロックによって駆動される）を有することを意味する。サンプリングクロックが離散時間フロントエンドのスイッチをクロックする場合、スイッチは高調波をデルタ‐シグマ変調器のアナログ入力ピンへ（そのためチップに）注入する。アナログ入力ピンはアンテナとして働く基板上にトレースを有し、チップは多量の発光を放射できる。いくつかの用途では、発光の放射は、チップを発光テストで失敗させる。純粋な離散時間回路を有する代わりに、ループフィルタは、継続時間フロントエンドを代わりに有することができ、ループフィルタを、フロントエンド継続時間回路を備えるハイブリッドループフィルタと、離散時間回路を備えたバックエンドとする。

図５は、本開示のいくつかの実施形態による、オーバーサンプリングデルタ‐シグマ変換器のための、変更されたデュアル量子化器構造の変形を例証する。ループフィルタ５０２、継続時間フロントエンドと離散時間バックエンド（本明細書では「ＣＴ−ＤＴハイブリッドループフィルタ」と呼ばれる）。ループフィルタ５０２が２次ループフィルタであるこの例では、第１のステージ５０４が継続時間回路（例えば、伝達関数
によって表されるＲＣ回路）とともに実行され、第２のステージ５０６が離散時間回路（例えば、伝達関数
によって表されるスイッチドキャパシタ回路）とともに実行される。したがって、アナログ入力信号と、フィードバックＤＡＣ３１０によるフィードバック信号との間の誤差を処理することは、継続時間フロントエンド（１つの積分器またはステージを有してもよい）と、離散時間バックエンド（１つ以上の積分器またはステージを有してもよい）を使用して誤差を処理することを含む。継続時間フロントエンドの利点は、オンチップ結合器と固有のアンチエイリアシングを含む。ループフィルタ５０２のための純粋なスイッチドキャパシタ回路を有する代わりに、フロントエンドが、継続時間回路とともに、つまり抵抗器、キャパシタ、演算増幅器を使用して、実行されることができる。このため、アナログ入力信号は、純粋な入力抵抗器を通り抜けて、あらゆるスイッチを有さずに、積分器（フィードバックキャパシタを使用する負のフィードバックを伴うオペアンプを有する）に入る。その結果は、アナログ入力を介してチップ内や外へ高周波の注入を伴わずに駆動され得る負荷を有する継続時間フロントエンドである。バックエンドは、システム全体に影響を与えない離散時間回路を有することができる。いくつかの場合では、双一次変換を使用することで、設計者は離散時間フロントエンドを継続時間フロントエンドに（さらに高い次数の離散時間ループフィルタであっても）、ハイブリッドＣＴ‐ＤＴループフィルタへ、変換できる。

所望される場合、フロントエンドとバックエンドの両方が、継続時間回路で実行されることができる。２次ループフィルタに関しては、第１のステージ５０４と第２のステージ５０６の両方が、継続時間回路で実行されることができる。

継続時間フロントエンド（またはループフィルタ内のいずれかの継続時間回路）を有することの１つの問題は、回路のＲおよびＣ（抵抗器およびキャパシタ）が、フロントエンドのＳＴＦに、処理、電圧、温度の変化の変更をさせ得るということである。そのため、ＳＴＦデルタ‐シグマ変調器全体が、処理、電圧、温度の変化を変更する。ＳＴＦ’（ｚ）３０８がループフィルタ５０２のＳＴＦに合致するまたは追跡する場合、回路が、変更するＳＴＦを追跡するのに必要とされてもよく、このような回路は、計算上要求が高いことがあり得る。

フロントエンドの継続時間回路を有することの利点を達成しながら、ＳＴＦの追跡を必要としないために、継続時間フロントエンド（例えば、第１のステージ５０４）のＲとＣとを同調するために同調回路５０８が提供されることができる。同調回路５０８の１つの例は、米国特許第７，０９５，３４５号（Ｎｇｕｙｅｎら）で説明されており、その全体が本明細書に参照により組み込まれる。例示の同調回路５０８は、継続時間の第１のステージのＲＣ積を、処理、温度、供給、およびサンプリングレートのうちの１つ以上を含む条件にわたって実質的に一定に維持するための、デジタル有限状態機械と、アナログ同調回路とを有することができる。離散時間回路を有する第２のステージ５０６は、同調を全く必要としない。したがって、ＳＴＦ（ｚ）とＳＴＦ’（ｚ）との間のあらゆる不一致は
、デルタ‐シグマ変調器の全体的な性能とスペクトル内容に影響しないように、最小に維持されることができる。

いくつかの実施形態では、同調回路が、継続時間フロントエンドと継続時間バックエンドとを有する継続時間ループフィルタを同調するために提供されることができる。

いくつかの実施形態では、継続時間フロントエンドは変更された継続時間積分器を含み、積分器は同調回路５０８によって制御される。変更された継続時間積分器５０４は、対のスイッチを直列に、および、および増幅器を有することができる。スイッチは同調回路５０８によって制御されることができる。プログラム可能なキャパシタ列が、変更された継続時間積分器のために提供される（列は、積分器のフィードバックキャパシタのように、多くのキャパシタを並列に備え、回路のスイッチを入れたり出したりするように個別に制御可能である）。プログラム可能なキャパシタ列は、同調回路５０８によって制御される。同調回路５０８は、デジタル有限状態機械とアナログ制御ブロックを含むことができる。有限ステージ機械は、アナログ同調回路内のプログラム可能なキャパシタ列と、さらに継続時間積分器内のキャパシタ列を制御するために、Ｄフリップフロップと組み合わせ論理を含むことができる。有限状態機械の実行は、ハードウェア記述言語でも、単純に手動の設計でも可能である。この結果は、継続時間フロントエンドのＲとＣとを制御できる同調回路５０８である。

主な量子化器とスクランブルの簡略化
図２に戻って参照すると、ＡＤＣ１ ２０２は、２^Ｒのコンパレータを利用する、従来のマルチビットフラッシュＡＤＣであり、ＲはＡＤＣ１ ２０２の分解能である。１つの例では、ＡＤＣ１は８のレベルを有し、これは、少なくとも８つのコンパレータがあることを意味する。多数のコンパレータを有することは、デルタ‐シグマ変調器を極めて低電力の設計環境で実行する場合、大きな欠点である。さらに、ループ設計によって決定される、これらのコンパレータを通した遅延要件は、非常に短い。速い応答時間の要件は、非常に電力を消費するコンパレータの設計にする。

図３（５および６）によって例証された変更されたデュアル量子化器構造では、ループフィルタは次に、主にＡＤＣ２の量子化ｑ_２誤差の処理のみをし、ＡＤＣ１は、完全なマルチビットフラッシュＡＤＣ（従来のデルタ‐シグマ変調器に必要とされるような）でなくてもよい。代わりに、ＡＤＣ１（例えば、図３、５、および６のＡＤＣ１ ３０４）は減少され、最大で３の出力レベルを有し、生成することができる。例えば、ＡＤＣ１は、＋１、−１、および０の出力レベルを有する減少されたフラッシュＡＤＣであることができる。減少されたフラッシュＡＤＣを使用することは、速い埋め込みフラッシュＡＤＣがもはや必要とされないため、変調器のシリコン面積を減少させることができる。有益に、減少された複雑さ、さらに少ない面積、さらに低い電力消費を有するＡＤＣ１のために、速いＡＤＣが実行されることができる。その結果は、極めて低電力のマルチビットオーバーサンプリングデルタ‐シグマ変調器である。

図６は、本開示のいくつかの実施形態による、オーバーサンプリングデルタ‐シグマ変調器のための、変更されたデュアル量子化器構造の別の変形を例証する。複雑さの減少の他に、フィードバックＤＡＣ３１０の直線性が、ダイナミックエレメントマッチングを使用して組み合わせ信号（Ｗ＋Ａ）のデジタル出力信号をスクランブルするための、データスクランブラ６０２によって改善される。ダイナミックエレメントマッチングを使用して組み合わせ信号（Ｗ＋Ａ）をスクランブルすることで、フィードバックＤＡＣ３１０内のサブＤＡＣにおける不一致を平均化し、フィードバックＤＡＣ３１０によって生成されるフィードバック信号における歪みを減らすことができ、それで結果的にデルタ‐シグマ変調器の全体的な性能を改善できる。ダイナミックエレメントマッチングを向上させるため
に、データスクランブラ６０２は、組み合わせ信号（Ｗ＋Ａ）のデジタル出力信号をフィードバックＤＡＣ３１０のサブＤＡＣにルーティングするために、スイッチマトリックスを制御するランダム符号を使用することで、組み合わせ信号（Ｗ＋Ａ）のデジタル出力信号を、例えばランダム方式で、スクランブルできる。ランダム符号は、サブＤＡＣからのノイズが変調されるように、サブＤＡＣがランダムに選択または使用されるようにルーティングを制御できる。一部の設計者は、ループ設計の厳格な遅延タイミング要件のためにデータスクランブラ６０２によって引き起こされる遅延を考慮する一方、３レベルのダイナミックエレメントマッチングデータスクランブラは、実質的な量の回路または過剰な遅延を必要としない。そのため、データスクランブラ６０２は、最小の遅延と伴うフィードバックパスで実行されることができるため、デルタ‐シグマ変調器のループ遅延に最小限の影響を与える。

ＡＤＣ２の分解能対ＡＤＣ１
変更されたデュアル量子化器構造で、ＡＤＣ２はアナログ入力信号Ｘの粗い推定を提供する。一般的に言うと、ＡＤＣ２は２Ｗの分解能を有し、Ｗは変調器出力のワード幅である。多くの場合、ＡＤＣ２の分解能はＡＤＣ１よりも高い。動作中、ＡＤＣ２は、十分に高い分解能を有するアナログ入力信号Ｘを変換し、変調器の出力の分解能（例えば、４ビット分解能）に合致させ、ＡＤＣ１は、主にＡＤＣ２の量子化ノイズｑ_２（例えば、１．５ビット分解能）をおよそ０および１ＬＳＢのＡＤＣ１の変動への入力として変換する。ＡＤＣ２は、さらに低いサンプリングレートで動作できるため、回路の複雑さ、電力消費、面積をそれほど追加せずに（例えば、ＳＡＲ ＡＤＣのような単純な構造を使用して）、比較的高い分解能のＡＤＣを提供することが可能である。フラッシュＡＤＣ、サイクリックＡＤＣ、およびパイプラインＡＤＣを含むＡＤＣ２の他の構造は、本開示によって想定される。

変形および実行
本明細書で説明される実施形態は、消費者電化製品（例えば、携帯機器）、自動車電化製品などの、低電力で、低電圧の用途では、特に有益である。特定の文脈では、本明細書で述べられる特徴は、例えば、装着可能な装置、モノのインターネットで使用される配信された装置、感知装置、医療装置、無線および有線通信、産業用プロセス制御、オーディオおよびビデオ機器、および他のデジタル処理ベースのシステムなど、低電力のアナログ・デジタルデータ変換が所望されるあらゆる装置に適用可能である。

上記の実施形態の記述において、キャパシタ、クロック、ＤＦＦ、分割器、インダクタ、抵抗器、増幅器、スイッチ、デジタルコア、トランジスタ、および／または他の部品は、特定の回路の必要性に応えるために、容易に置き換えられ、代替され、またはそうでなければ変更される。さらに、補間の、電子装置、ハードウェア、ソフトウェアなどの使用は、本開示の教示を実行するための等しい選択肢を供することに留意されるべきである。

様々なデルタ‐シグマ変調器／変換器の一部は、本明細書で説明される機能を実行するために、電子回路を含むことができる。電子回路はアナログ領域で、または混合信号領域で動作できる。１つの実施形態では、図の任意の数の電子回路が、例えば、記憶またはさらなる処理のためにアナログ信号をデジタル信号に変換するためにアナログフロントエンドで実行されるかインターフェースする、関連する電子機器の基板上で実行されてもよい。基板は、電子装置の内部電子システムの様々な部品を保持でき、他の周辺機器にコネクタを提供することができる、一般的な回路であり得る。さらに詳細には、基板は、システムの他の部品がそれによって電子的に通信できる電気的接続を提供できる。あらゆる適するプロセッサ（デジタル信号プロセッサ、マイクロプロセッサ、支持チップセットなどを含む）、コンピュータ可読の非一時メモリ要素などが、特定の構成の必要性、処理要求、コンピュータ設計などに基づいて、基板に適切に接続されることができる。外部ストレー
ジ、追加のセンサ、オーディオ／ビジュアルディスプレイ用の制御装置、および周辺装置などの他の部品が、ケーブルを介して、または基板自体に組み込まれて、プラグインカードとして基板に取り付けられてもよい。

別の例示の実施形態では、図の電子回路は、スタンドアローンモジュール（例えば、関連する部品を有する装置およびアプリケーションまたは機能を実行するように構成される回路）として実行されてもよく、または電子装置の特定のアプリケーション用のハードウェア内へのプラグインモジュールとして実行されてもよい。本開示の特定の実施形態は、システムオンチップ（ＳＯＣ）パッケージに、一部または全体が容易に含まれてもよいことに留意されたい。ＳＯＣはコンピュータまたは他の電子システムの部品を単一のチップに組み込むＩＣを表す。それはデジタル、アナログ、混合信号、およびしばしば無線周波数の機能を含んでもよく、これらすべてが単一のチップ基板上に提供されてもよい。他の実施形態は、単一の電子パッケージ内に位置し、電子パッケージを通して互いに密接に相互作用するように構成される複数の別個のＩＣを備える、マルチチップモジュール（ＭＣＭ）を含んでもよい。

本明細書で概説される仕様、寸法、および関係性のすべて（例えば、プロセッサの数、論理演算など）は、例示と教示のみを目的として供されることに留意することも極めて重要である。このような情報は本開示の精神から、または付属の請求の範囲から逸脱せずに、大幅に変えられてもよい。本明細書は、１つの制限されない例示のみに適用し、したがって、そのように解釈されるべきである。先の説明において、例示の実施形態は、特定のプロセッサおよび／または部品の配置を参照して説明される。付属の請求の範囲を逸脱せずに、このような実施形態に様々な変更および変化がなされてもよい。したがって、説明と図面は制限的な意味ではなく、例示としてみなされるべきである。本明細書で提供される数々の例で、相互作用は、２、３、４、またはそれ以上の電子機器に関して述べられることに留意されたい。しかしながら、これは明確さと例示のみの目的でなされる。本システムはあらゆる適切な方式で連結され得ることを理解されるべきである。同様の設計の代替とともに、図の、あらゆる例示の部品、モジュール、要素は、様々な可能性のある構成内で組み合わせられてもよく、これらのすべては明確に本明細書の広い範囲内にある。特定の場合では、限定された数の電子要素のみを参照して、任意のセットのフローの１つ以上の機能性を説明することはさらに簡単であり得る。図の電子回路およびその教示は、容易に測定可能であり、さらに複雑で／洗練された配置および構成も含めた多数の部品に応じることができることを、理解されるべきである。したがって、提供される例示は、範囲を制限するべきではなく、いくつもの他の構造に適用される可能性のある電子回路の広い教示を阻むべきではない。

本明細書において、「１つの実施形態」、「例示の実施形態」、「一実施形態」、「別の実施形態」、「いくつかの実施形態」、「様々な実施形態」、「他の実施形態」、「代替の実施形態」などに含まれる、様々な特徴（例えば、要素、構成、モジュール、部品、段階、動作、特徴など）への参照は、あらゆるこのような特徴は、本開示の１つ以上の実施形態に含まれるが、同じ実施形態において組み合わせられても、必ずしも組み合わせられなくてもよいことを意味するように意図されることに留意されたい。

データ変換に関連する機能は、図で例証されるシステムによってまたはシステム内で実行されてもよい、いくつかの可能性のある機能のみを例示することに留意することも重要である。これらの動作のいくつかは、適切な所で消去または除去されてもよく、またはこれらの動作は本開示の範囲から逸脱せずに、大きく変更または変化されてもよい。さらに、これらの動作のタイミングは、大きく変えられてもよい。先行する動作フローは、例示と説明の目的のみで供される。本明細書で説明される実施形態によって実質的な柔軟性が提供され、その中ではあらゆる適切な配置、時系列、構成、タイミング機構が、本開示の
教示から逸脱せずに提供されてもよい。

数々の他の変化、代替、変形、改変、および変更が、当業者に確認されてもよく、本開示はすべてのこのような変更、代替、変形、改変、および変更を、付属の請求の範囲内であるとして包括することを意図される。上述される装置のすべての任意の特徴もまた、本明細書で説明される方法またはプロセスに関して実行されてもよいこと、および例示での詳細が１つ以上の実施形態のあらゆる所に使用されてもよいことに留意されたい。

３０２……ループフィルタ

Claims (20)

1. アナログ入力信号を処理し、デジタル出力で前記アナログ入力信号を表すデジタル出力信号を生成するためのデュアル量子化器構造を有する低電力デルタ‐シグマ変調器であって、
   前記デルタシグマ変調器への前記アナログ入力信号と、フィードバックデジタル・アナログ変換器（ＤＡＣ）からのフィードバック信号との間の誤差を処理するためのループフィルタと、
   第１のサンプリングレートで前記デルタ‐シグマ変調器の前記ループフィルタの出力をデジタル化するための、第１のアナログ・デジタル変換器（ＡＤＣ）と、
   前記第１のサンプリングレートとは異なる第２のサンプリングレートで前記アナログ入力信号を前記デルタ‐シグマ変調器にデジタル化するための、第２のＡＤＣとを備え、
   前記第２のＡＤＣの量子化ノイズが、前記デルタ‐シグマ変調器の前記デジタル出力で打ち消される、低電力デルタ‐シグマ変調器。
2. 前記第１のＡＤＣの出力と、前記第２のＡＤＣの出力とを合成して、合成信号を生成するための第１の合成部であって、前記フィードバックＤＡＣが前記合成信号を変換して、前記フィードバック信号を生成する、第１の合成部をさらに備える、請求項１に記載のデルタ‐シグマ変調器。
3. 前記第１のＡＤＣの出力と前記第２のＡＤＣのフィルタされた出力とを合成して、前記デルタ‐シグマ変調器の前記デジタル出力を生成するための、第２の合成部をさらに備える、請求項１に記載のデルタ‐シグマ変調器。
4. 前記第２のＡＤＣの出力を処理し、前記第２のＡＤＣの前記フィルタされた出力を生成するための前記ループフィルタを表すデジタル処理ブロックをさらに備える、請求項３に記載のデルタ‐シグマ変調器。
5. 前記第２のサンプリングレートが前記第１のサンプリングレートよりも遅い、請求項１に記載のデルタ‐シグマ変調器。
6. 前記ループフィルタが継続時間フロントエンドと離散時間バックエンドとを備える、請求項１に記載のデルタ‐シグマ変調器。
7. 前記継続時間の第１ステージのＲＣ積を、処理、温度、供給、およびサンプリングレートのうちの１つ以上を含む条件にわたって実質的に一定に維持するための、デジタル有限状態機械およびアナログ同調回路を有する同調回路をさらに備える、請求項５に記載のデルタ‐シグマ変調器。
8. 前記第１のＡＤＣは最大で３つの出力レベルを有する、請求項１に記載のデルタ‐シグマ変調器。
9. ダイナミックエレメントマッチングを使用して、前記合成信号のデジタル出力信号をスクランブルするデータスクランブラをさらに含む、請求項２に記載のデルタ‐シグマ変調器。
10. デュアル量子化器構造を有するデルタ‐シグマ変調器によって、アナログ入力信号を処理し、前記デルタ‐シグマ変調器のデジタル出力で前記アナログ入力信号を表すデジタル出力信号を生成するための低電力方法であって、
    前記アナログ入力信号と、フィードバックデジタル・アナログ変換器（ＤＡＣ）からのフィードバック信号との間の誤差を、ループフィルタによって処理することと、
    第１のサンプリングレートで前記デルタ‐シグマ変調器のループフィルタの出力を、第１のアナログ・デジタル変換器（ＡＤＣ）によってデジタル化することと、
    第１のサンプリングレートと異なる第２のサンプリングレートで、前記アナログ入力信号をデルタ‐シグマ変調器に、第２のＡＤＣによってデジタル化することと、
    前記第１のＡＤＣおよび前記第２のＡＤＣの出力を合成し、前記フィードバック信号を生成する合成信号を、フィードバックデジタル・アナログ変換器（ＤＡＣ）によって変換することと、
    前記第１のＡＤＣの出力と、前記第２のＡＤＣのフィルタされた出力とを合成して、前記デルタ‐シグマ変調器の前記デジタル出力を生成することとを含む方法。
11. 前記デルタ‐シグマ変調器の前記デジタル出力で前記第２のＡＤＣの量子化ノイズを、前記デルタ‐シグマ変調器によって打ち消すことをさらに含む、請求項１０に記載の方法。
12. 前記第２のＡＤＣの前記出力を、前記ループフィルタを表すデジタル処理ブロックによってフィルタし、前記フィルタされた出力を生成することをさらに含む、請求項１０に記載の方法。
13. 前記第２のサンプリングレートが前記第１のサンプリングレートよりも遅い、請求項１０に記載の方法。
14. 前記アナログ入力信号と前記フィードバック信号との間の前記誤差の処理が、継続時間フロントエンドと離散時間バックエンドとを使用して前記誤差を処理することを含む、請求項１０に記載の方法。
15. デジタル有限状態機械およびアナログ同調回路を有する同調回路を使用して、前記継続時間の第１ステージのＲＣ積を、処理、温度、供給、およびサンプリングレートのうちの１つ以上を含む条件にわたって実質的に一定に同調することをさらに含む、請求項１４に記載の方法。
16. 前記第１のＡＤＣによってデジタル化することが、最大で３つの出力レベルを生成することを含む、請求項１０に記載の方法。
17. ダイナミックエレメントマッチングを使用して前記合成信号をスクランブルすることをさらに含む、請求項１０に記載の方法。
18. アナログ入力信号を変換し、デルタ‐シグマ変調器のデジタル出力で前記アナログ入力信号を表すデジタル出力信号を生成するためのデュアル量子化器構造を有する、低電力デルタ‐シグマ変調器であって、
    前記アナログ入力信号と、フィードバックデジタル・アナログ変換器（ＤＡＣ）からの前記フィードバック信号との間の誤差を処理するための手段と、
    第１のサンプリングレートで前記デルタ‐シグマ変調器のループフィルタの出力をデジタル化するための、第１のアナログ‐デジタル変換手段と、
    第１のサンプリングレートと異なる第２のサンプリングレートで前記アナログ入力信号を前記デルタ‐シグマ変調器にデジタル化するための、第２のアナログ‐デジタル変換手段と、
    前記第１のアナログ‐デジタル変換手段と、前記第２のアナログ‐デジタル変換手段との出力を合成する合成信号を変換し、前記フィードバック信号を生成するためのデジタル‐アナログ変換手段と、 前記第１のＡＤＣの出力と、前記第２のＡＤＣのフィルタされた出力を合成し、前記デルタ‐シグマ変調器の前記デジタル出力を生成するための手段とを備える、低電力デルタ‐シグマ変調器。
19. 前記第２のＡＤＣの出力をフィルタするための前記ループフィルタをマッチングし、前記フィルタされた出力を生成する、デジタルフィルタをさらに備える、請求項１８に記載の変調器。
20. 前記第２のサンプリングレートが前記第１のサンプリングレートよりも遅い、請求項１０に記載の方法。